Схемота / DgCxT_konspekt_lektsiy_1-14

3.4 Шифратор

Шифратор (CD — CoDer — кодер) — это устройство, осуществляющее пре-

образование позиционного (унитарного) кода в двоичный код. Шифратор имеет m входов, пронумерованных десятичными числами (0, 1, 2... m - 1) и n выходов,

причем 2n > m. Подача управляющего сигнала на один из входов приводит к по-

явлению на выходе n-разрядного двоичного числа, соответствующего номеру входа.

Шифраторы широко применяются в устройствах автоматики, особенно в устройствах ввода/вывода информации. На клавиатуре ввода имеются клавиши с цифрами или буквами, а при нажатии клавиши позиционный код должен преоб-

разоваться в двоичный.

Рассмотрим пример построения шифратора для преобразования четырех-

разрядного позиционного кода в двоичный код. При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени пода-

ется только на один вход. Таблица истинности шифратора имеет следующий вид:

В таблице X0-X3 это входные данные (позиционный код), А0-А1 это вы-

ходное двоичное число. Алгебраическая форма записи поведения шифратора имеет следующий вид:

0 = 1 + 3

1 = 2 + 3

Формируется такая форма путем простого анализа зависимости выходных сигналов от входных. Например, сигнал А0 становится равным 1 когда ЛИБО X1

равен 1, ЛИБО X3 равен 1, а это поведение соответствует логическому сложению

(ИЛИ).

Используя данные алгебраические соотношения можно составить схему шифратора на логических элементах.

A1

1

A0

1

Рисунок 24 – Схема шифратора на логических элементах

На практике часто используют шифратор с приоритетом. В таких шифрато-

рах код двоичного числа соответствует наивысшему номеру входа, на который подан сигнал «1», т. е. на приоритетный шифратор допускается подавать сигналы на несколько входов, а он выставляет на выходе код числа, соответствующего старшему входу.

Рассмотрим в качестве примера шифратор с приоритетом (приоритетный шифратор) К555ИВЗ серии микросхем К555 (ТТЛШ):

Рисунок 25 – Приоритетный шифратор К555ИВ3

Шифратор имеет 9 инверсных входов, обозначенных через PRl, …, PR9 . Аб-

бревиатура PR обозначает «приоритет». Шифратор имеет четыре инверсных вы-

хода Bl, …, B4, на которых появляется двоичный код, соответствующий наиболее

старшему входу. Аббревиатура B означает «шина» (от англ. bus).

Неделя 4

4.1 Дешифратор

Дешифратор (DC — DeCoder — декодер) — преобразователь n-разрядного двоичного кода в унитарный код «1 из m». Каждой кодовой комбинации на входах дешифратора соответствует активный уровень только на одном из выходов.

Условное графическое обозначение и таблица истинности полного дешифратора на два входа (n = 2) представлены на рисунке.

Рисунок 26 – Полный дешифратор на два входа

Логическая 1 (при активном высоком уровне на выходе) формируется на том выходе дешифратора, адрес которого соответствует набору двоичных сигна-

лов на входах А и В. Выходной код носит название «один из четырех».

Рисунок 27 – Реализация дешифратора «2 в 4» на ЛЭ

По таблице истинности легко записать в СДНФ логические функции, свя-

зывающие сигналы на каждом выходе дешифратора с его входными сигналами

(они показаны на рисунке). Для реализации дешифратора требуются логические элементы И и НЕ.

Реализацию дешифратора на ЛЭ можно элементарно составить, проанали-

зировав таблицу истинности и записав для каждой его строки простое выражение алгебры логики. Очевидно, что 0 = ̅̅̅0 ∙ ̅̅̅1, 1 = 0 ∙ ̅̅̅1, 2 = ̅̅̅0 ∙ 1 и 3 = 0 ∙

1. Для получения инвертированных значений входных битов в схеме задейство-

вано два элемента НЕ, а для формирования выходного одноединичного кода, со-

ответственно, четыре ЛЭ типа 2И.

Рисунок 28 – Дешифратор К555ИД7

Входы D служат для подачи трехразрядного двоичного кода, выходы – для выдачи его десятичного эквивалента (активный уровень низкий). Для стробиро-

вания выходного сигнала служат три входа C соединенные по «И», два из которых инверсные. При наличии на входах C1, C2, C3 уровней «1», «0», «0» соответ-

ственно, дешифрация разрешена, при любой другой комбинации на всех выходах дешифратора устанавливается высокий уровень. Благодаря расширенному управ-

лению стробирования дешифраторы можно объединять для наращивания разряд-

ности без дополнительных элементов или с их минимумом.

4.2 Мультиплексор

Мультиплексором (от англ. multiplexer — многократный) называют комму-

татор сигналов с нескольких входов на один выход. Для коммутатора с четырех входов D на один выход F выходной сигнал связан с входными соотношением:

F = D0 A0A1 + D1 A0A1 + D2 A0A1 + D3 A0A1

Это выражение показывает путь реализации мультиплексора на логических элементах. Выход повторяет информацию того входа, код которого подан на ад-

ресные входы А0 и А1.

Рисунок 29 – Реализация мультиплексора на логических элементах

Если цифровой код на адресных входах мультиплексора поочередно пере-

бирает все комбинации двоичных переменных на адресных входах, состояние на выходе последовательно повторяет состояние всех его информационных входов

(режим мультиплексирования данных). В этом режиме мультиплексор выполняет преобразование параллельного двоичного кода на информационных входах в по-

следовательный код на его выходе.

Рисунок 30 – Мультиплексор К555КП7

Мультиплексор КП7 имеет восемь информационных входов D0 - D7, три адресных входа 1, 2, 4 и вход стробирования S. У микросхемы два выхода - пря-

мой и инверсный. Если на входе стробирования лог. 1, на прямом выходе 0 неза-

висимо от сигналов на других входах. Если на входе стробирования лог. 0, сигнал на прямом выходе повторяет сигнал на том входе, номер которого совпадает с десятичным эквивалентом кода на входах 1,2,4 мультиплексора. На инверсном выходе сигнал всегда противофазен сигналу на прямом выходе.

4.3 Демультиплексор

Демультиплексор — устройство, в котором сигналы с одного информаци-

онного входа поступают в желаемой последовательности по нескольким выходам в зависимости от кода на адресных шинах. Таким образом, демультиплексор в функциональном отношении противоположен мультиплексору. Демультиплек-

соры обозначают через DMX или DMS. Функции демультиплексоров сходны с

функциями дешифраторов. Дешифратор можно рассматривать как демультиплек-

сор, у которого информационный вход поддерживает напряжение выходов в ак-

тивном состоянии, а адресные входы выполняют роль входов дешифратора.

Выходные сигналы связаны с входными соотношениями: F0=DA0A1

F1=DA0A1

F2=DA0A1

F3=DA0A1

Исходя из соотношений демультиплексор можно легко реализовать на ло-

гических элементах

Рисунок 31 – Реализация демультиплексора на ЛЭ

Специализированные микросхемы демультиплексоров не выпускаются. В

качестве демультиплексоров используются дешифраторы с входами стробирова-

ния, при этом они, как правило, имеют наименование дешифратор-демультиплек-

сор.

4.4 Полусумматор и полный сумматор

Сумматоры служат, как следует из названия, для сложения чисел. Много-

разрядный сумматор, в т.ч., в интегральном исполнении, состоит из цепочки од-

норазрядных сумматоров – несложных схем, которые способны складывать одно-

разрядные числа.

Алгоритм работы сумматора не сложнее алгоритма сложения чисел «в стол-

бик». Для младшего бита в каскаде справедливо: 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1, 1 + 1 = 0 с переносом в старший разряд. Следующие по старшинству одноразрядные сумматоры в каскаде имеют вход переноса и реализуют таблицу истинности, по-

казанную на рисунке.

Здесь: Ai, Bi – i-тые биты операндов сложения A и B, Ci – вход переноса i-

того сумматора, Ci+1 – выход переноса i-того сумматора в старший разряд (под-

ключается ко входу переноса следующего по старшинству одноразрядного сум-

матора). Одноразрядный сумматор, не имеющий входа переноса, немного проще,

и работает согласно таблицы истинности. Такой сумматор называется полусум-

матором.

Рисунок 32 – Полусумматор

Схемотехническая реализация сумматора удобна при использовании логи-

ческого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Такой ЛЭ не является базовым и реа-

лизует выражение = 1̅̅̅2 + ̅̅̅1 2. Он работает, фактически, простейшим устройством сравнения битов: Y = 1 если X1 X2. Если биты на входе разные, то одно из слагаемых в выражении для ЛЭ примет значение лог. «1» и все выражение

окажется равным единице. Если же биты одинаковые (два нуля или две единицы),

то каждое из слагаемых в выражении даст лог. «0», чему и окажется равен резуль-

тат Y. В этом нетрудно убедиться, подставив все возможные комбинации Х1 и Х2

в выражение для ЛЭ ИСКЛЮЧАЮЩЕЕ ИЛИ. Заметим, что у такого ЛЭ есть по-

лезное свойство: лог. «1» на входе Х1 приводит к появлению на выходе инвертированного уровня со второго входа Х2, (т.е. при Х1 = 1 = ̅̅̅2) а при Х1 = 0 Y = Х2.

Естественно, входы X1 и X2 у этого ЛЭ тождественны.

Для синтеза схемы сумматора можно и нужно использовать формальный подход: методы СКНФ или СДНФ (совершенные конъюнктивная и дизъюнктив-

ная нормальные формы), математический аппарат для упрощения выражений ал-

гебры логики. Однако, в принципе, такая схема может быть синтезирована и про-

сто на основе таблицы истинности и понимания цифровой схемотехники.

Рисунок 33 – Таблица истинности сумматора со входом переноса

Рисунок 34 – Реализация сумматора на ЛЭ