1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW4(set), SW2(reset), выходной – на LED4.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW1(data), SW8(load), выходной – на LED8.

Пример фрагмента кода на Verilog

RS- триггер	DL- триггер
module s_r_ff (set, reset, q); input set, reset; output q; reg q; always @ (posedge set or posedge reset) begin if (set) q <= 1'b1; else if (reset) q <= 1'b0; end endmodule	module d_l_ff (data, load, q); input data, load; output q; reg q; always @ (load or data) begin if (load) q <= data; end endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 3

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW5(set), SW3(reset), выходной – на LED3.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW5(data), SW2(load), выходной – на LED1.

Пример фрагмента кода на Verilog

RS- триггер	DL- триггер
module s_r_ff (set, reset, q); input set, reset; output q; reg q; always @ (posedge set or posedge reset) begin if (set) q <= 1'b1; else if (reset) q <= 1'b0; end endmodule	module d_l_ff (data, load, q); input data, load; output q; reg q; always @ (load or data) begin if (load) q <= data; end endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 4

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW2(set), SW7(reset), выходной – на LED7.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW6(data), SW3(load), выходной – на LED3.

Пример фрагмента кода на Verilog

RS- триггер	DL- триггер
module s_r_ff (set, reset, q); input set, reset; output q; reg q; always @ (posedge set or posedge reset) begin if (set) q <= 1'b1; else if (reset) q <= 1'b0; end endmodule	module d_l_ff (data, load, q); input data, load; output q; reg q; always @ (load or data) begin if (load) q <= data; end endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 5