Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

Лр3 / 9492_Скотаренко_ЛР4_ЦЭ_отчёт_В-23

.docx
Скачиваний:
55
Добавлен:
16.09.2021
Размер:
961.89 Кб
Скачать

МИНОБРНАУКИ РОССИИ

Санкт-Петербургский государственный

электротехнический университет

«ЛЭТИ» им. В.И. Ульянова (Ленина)

Кафедра РС

отчет

по лабораторной работе №4

по дисциплине «Цифровая электроника»

Тема: «Основы построения схем в пакете Quartus II»

Студент гр. 9492

Скотаренко Д.Д.

Преподаватель

Мамчур Р.М.

Санкт-Петербург

2021

Цель работы:

Создать схему синхронного D-триггера и синхронного J-K триггера на языке Verilog и запрограммировать их в отладочную плату. Также реализовать вариант J-K триггера с устранением дребезга контактов.

Задание:

Вариант-23

1. Собрать схему асинхронного D-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства. Период тактового сигнала задать 20 нс.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на key1(clock), SW2(Data), выходной – на LED7.

2. Собрать схему асинхронного J-K-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства. Период тактового сигнала задать 20 нс.

Запрограммировать в отладочную плату. Указать входные сигналы на SW1(data), SW2(load), выходной – на LED1.

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

1) Текст программ RS и DL-триггеров:

а) D-триггер:

б) J-K-триггер:

2) Представление обоих триггеров в RTL-viewer:

а) D-триггер:

б) J-K-триггер:

3) Pin planner:

а) D-триггер:

б) J-K-триггер:

4) Осциллограммы работы триггеров с учётом задержек:

а) D-триггер:

б) J-K-триггер:

5) Устранение дребезжания контактов:

а) Код:

б) pin planner:

Вывод:

В данной лабораторной работе мы создали схему синхронного D-триггера и синхронного J-K триггера на языке Verilog и увидели результаты их работы. Также мы реализовали вариант J-K триггера с устранением дребезга контактов.

Соседние файлы в папке Лр3