2.2.5. Выбор форматов команд

При выборе форматов следует исходить из принципов RISC-об-работки, в соответствии с которыми используется минимальное число форматов команд. Наиболее желательным является использоване одного (32-разрядного) формата. Приемлемым можно также считать и вариант, когда команды имеют разную длину.

Рис. 9

На рис. 9 и 10 приведены возможные форматы команд. На рис. 9 показаны форматы команд, соответствующие второму случаю. Операционные команды (рис. 9, а) имеют длину 16 разрядов и содержат четыре поля: 7-разрядное поле кода операции (OP) и три 3-разрядных поля для задания регистров источников и приемника. Типичная двухместная операция типа сложения выполняется по схеме R1 ← <R2> * <R3>. Команды обращения к памяти, обращения к подпрограммам, переходов, а также команды, использующие непосредственные операнды, имеют длину 32 разряда (рис. 9,б).

Рис. 10

Кроме полей OP, R1 и R2 имеется 19-разрядное поле смещения (disp).

Адрес памяти определяется сложением содержимого R2 и disp: A = <R2> + + disp.

На рис. 10 показан пример 32-разрядного формата. Команда (рис. 10) содержит шесть полей: 7-разрядное поле кода операции (OP), 1-разрядное поле SCC, разрешающее или запрещающее установку флажков. Поля DEST, SRS1 и SRS2 задают, соответственно, регистр-приемник и регистры-источники данных. Одноразрядное поле IMM определяет содержимое 13-разрядного поля SRS2. Если IMM = 0, то содержимое указанного поля интерпретируется как номер регистра, в противном случае – рассматривается как 13-разрядная константа. В командах обращения к памяти оно используется в качестве смещения; при этом адрес памяти определяется как A = <SRS1> + SRS2.

2.2.6. Разработка системы команд

Результаты проектирования следует оформить в виде нижеприведенной таб. 6.

Таблица 6

Система команд

N	Мне-	Название	Содержание	Флажок			Код
	моника			C	Z	S
1	ADD	Сложение с ФТ	R1 = ← <R2> + <R3>	+	+	+	0000001
. . .	. . .	. . .	. . .	. . .	. . .	. . .	. . .
n	JMP	Безуслов-ный переход	A = ←<R2> + disp	-	-	-	1010101

Система команд должна быть функционально полной и включать как минимум следующие команды:

1) обращения к памяти по чтению и записи;

2) целочисленные арифметические для чисел со знаком и без знака (сложение, вычитание, умножение, деление, сравнение);

3) арифметические с ПТ (сложение, вычитание, умножение, деление, сравнение);

4) логические (поразрядное “И”, “ИЛИ” и “Исключающее ИЛИ”);

5) сдвигов на произвольное число тактов;

6) условных и безусловных переходов;

7) работы с подпрограммами;

8) загрузки в регистры непосредственных операндов;

9) ввода-вывода;

10) управления вычислительным процессом.

2.2.7. Внутренняя организация

При разработке структуры процессора следует исходить из следующих положений.

В процессоре реализуется конвейерный принцип обработки информации. Используется либо духуступенчатый, либо трехступенчатый конвейеры.

Два возможных варианта структурной организации процессора показаны на рис. 11 и 12.

Рис. 11

Для двухступенчатого конвейера (рис. 2.11) выделяются фаза выборки команды и фаза выполнения команды. Параллельно и асинхронно могут работать два процессора: процессор памяти и исполнительный процессор. Процессор памяти обеспечивает работу с памятью команд и памятью данных, а также с кэш-памятью. На исполнительный процессор возлагаются функции, связанные с дешифрацией и выполнением команд.

Для трехступенчатого конвейера (рис. 2.12) выделяются фазы: выборки команды из памяти; дешифрации команды и выборки операндов; выполнения команды и записи результата.

Рис. 12

При использовании трехступенчатого конвейера (рис. 12) в состав процессора могут входить, например: адресный процессор, процессор шины, процессор команд и исполнительный процессор. Процессор шины управляет выполнением основных операций на шине. Адресный процессор выполняет операции адресной арифметики и операции, связанные с преобразованием виртуальных адресов в физические с использованием таблицы переадресации (TLB). Процессор команд выполняет функции, связанные сдешифрацией команд, и извлечение операндов. Исполнительный процессор занят собственно выполнением операции.

Регистровая память реализуется на регистровых файлах, допускающих в одном такте выборку двух операндов и запись одного операнда. Данные при этом выбираются из регистровых файлов по переднему фронту импульса синхронизации и записываются по заднему фронту. Операционные устройства, как целочисленные, так и с ПТ, представляют собой комбинационную схему. Все целочисленные операции выполняются за один такт, а с ПТ – за фиксированное число тактов. Например, сложение с ПТ и умножение с ПТ выполняются за два такта, а деление с ПТ – за пять тактов. Арифметические операции с ПТ выполняются либо в сопроцессоре, либо в отдельном арифметико-логическом устройстве (АЛУ).

Рис. 13

Обобщенная структура исполнительной подсистемы показана на рис. 13. Основными элементами исполнительной подсистемы являются регистровый файл и АЛУ. По переднему фронту синхроимпульса из регистрового файла одновременно выбираются два операнда, соответствующие адресам R2 и R3. В течение времени длительности тактового импульса сигналы распространяются через комбинационные схемы АЛУ. При этом выполняемая операция определяется подаваемым на вход АЛУ кодом операции (OPC). Если на управляющий вход регистрового файла подается сигнал разрешения записи WR, то по заднему фронту в регистровом файле по адресу R1 запоминается результат выполнения операции.

В случае если заданием предусмотрено поддержание механизма работы с виртуальной памятью, то в состав адресного процессора необходимо ввести регистры переадресации (TLB), в которых хранятся отдельные строки таблицы переадресации. Число TLB может находиться в пределах от 16 до 256. В системе команд необходимо предусмотреть команды работы с данными регистрами и позаботиться о том, чтобы эти команды были отнесены к привилегированным. Кроме собственно регистров TLB необходимо предусмотреть наличие необходимых управляющих регистров. Как минимум необходимо иметь регистр, в котором хранится абсолютный адрес таблицы страниц. Кроме того, может быть полезен регистр, в котором хранится, например случайный адрес буфера TLB. Необходимо предусмотреть команду очистки буфера TLB. Очищать буфер необходимо при переключении задачи, поскольку каждая задача имеет собственную таблицу страниц.

Типовая схема формирования физического адреса показана на рис. 14. Виртуальный адрес разбивается на два поля – поле N страницы и поле смещения. Полем N страницы задается номер виртуальной страницы, с которой работает пользователь. Это поле используется в качестве точки входа в таблицу переадресации, имеющую достаточно большой размер и хранящуюся в оперативной памяти. Часть таблицы хранится в аппаратных регистрах (TLB). Загрузка отдельных частей таблицы осуществляется под управлением операционной системы.

Каждая строка таблицы переадресации имеет два поля, в которых указываются, соответственно, начальный адрес физической страницы и атрибуты. В качестве атрибутов могут выступать: флажок наличия данной страницы в ОЗУ, флажок обращения, флажок изменения и флажки защиты.

Рис. 14

Флажок обращения фиксирует факт обращения к данной странице. Флажок изменения фиксирует факт обращения к данной странице по записи. Флажки защиты могут нести следующую информацию:

- разрешение чтения данных;

- разрешение записи;

- разрешение работы со страницей только в режиме ядра;

- разрешение выполнения.