3.2. Синтез счетчика с тремя модулями пересчета

Для реализации такого счетчика можно использовать макроэлементы 74161 (4-разрядный счетчик) и 7474 (два D-триггера с прямыми и инверсными выходными сигналами). Синхронная загрузка данных позволяет менять модуль пересчета изменением загружаемых данных d_M = D₃D₂D₁D_0. Модуль пересчета двоичного 4-разрядного счетчика с такой загрузкой данных определяется соотношениями: M = 16 – d_M, 0  d_M  14, из которых следует, что d_M = 16 – M, 2  M  16.

Рассмотрим синтез счетчика с переключением сигналами y₁ и y₂ трех модулей пересчета M_v = M₀ – 1, M₀, M₀ +1 при M₀ = 5 на двоичном 4-разрядном счетчике. Тогда загружаемые числа d_M = 16 – M_v = 12, 11, 10. Из табл. 3.2 следует, что D₃ = 1, , D₁ = ,D₀ = _.

Управляющие сигналы y₁ и y₂ формируются с помощью двух схем временной привязки (СВП) входного сигнала управления к тактовому сигналуH, что необходимо для надежной работы синхронного автомата, каким и является счетчик с тремя модулями пересчета. Для увеличения быстродействия счетчика операция реализована с помощью одной из СВП без использования дополнительного ЛЭ. Длительность значений сигналовиравнаM_vT₀. Каждая из СВП реализована на двух D-триггерах (рис. 3.1), преобразующих переходы сигнала с 0 на 1 (= 1) в потенциальный сигнал

Таблица 3.2
y1	y2	D3	D2	D1	D0	dM	Mv
0	0	1	0	1	1	11	5
0	1	1	0	1	1	11	5
1	0	1	1	0	0	12	4
1	1	1	0	1	0	10	6

Таблица 3.3
y1	y2	D3	D2	D1	D0	dM	Mv
0	0	1	1	0	0	12	5
0	1	1	1	0	0	12	5
1	0	1	1	0	1	13	4
1	1	1	0	1	1	11	6

y₁, сигнал же x₂ не изменяется на интервале работы M_vT₀ , поэтому на вход триггера с выходомQ₇ в этом случае следует подать сигнал .

Схему выполним на макроэлементах (МЭ) фирмы Altera, используя графический режим и используя макроэлементы (МЭ), предоставляемые папками Prim, Mf (megafunction), Edif (electronic design interchange format) и mega_LPM:74161. Двоичный 4-разрядный счетчик выполнен на макроэлементе 74161, а D-триггеры – на макроэлементе 7474 (два D-триггера с прямым Q и инверсным выходами; инверсные сигналы обозначаются какQN).

На рис. 3.1 представлена синтезированная схема; временные диаграммы, приведенные на рис. 3.2, поясняют работу счетчика. Пока сигнал = 0, в счетчик записывается число d = 11, и счетчик имеет 5 внутренних состояний: 11, 12, 13, 14 и 15, т. е. делит на 5. С каждым приходом сигнала = 1 в счетчик записываются числа d = 10 при x₂ = 1 (= 0) илиd = 12 при x₂ = 0 ( = 1), при этом происходит изменение коэффициента деления на 6 или на 4 соответственно.

В рассмотренном счетчике основное влияние на максимально допустимое значение частоты тактового сигнала H оказывают задержки в счетчике и ЛЭ НЕ сигнала переноса P₄, а также задержка в триггерах, формирующих данные. Время переходных процессов в синхронных автоматах не должно превышать периода тактового сигнала, поэтому указанная задержка резко снижает максимальное значение частоты тактового сигнала. Для определения

Рис. 3.1. Счетчик с тремя модулями пересчета Mv= 4, 5 и 6

Рис. 3.2. Временные диаграммы работы счетчика по mod 4, 5, 6

граничной частоты тактового сигнала подсчитаем значения длительностей переходных процессов в схемах, формирующих сигналы = 0 и сигналы данных, загружаемых в счетчик (эти значения берутся при моделировании в пакете Max+plus II.Формирование сигнала = 0 (в наносекундах):

t _з = t _зP4 + t _зНЕ = 7.4 + 5 = 12.4,

а формирование данных (в наносекундах):

t _зD0,1,2 = t _зP4 + t _зТР = 7.4 + 2.8 = 10.2.

Наибольшее значение задержки в 12.4 нс ограничивает частоту тактового сигнала величиной f_max = 80 МГц. В табл. 3.4 представлены задержки, получаемые при временном анализе (Delay Matrix).

Таблица 3.4

Результаты временнóго анализа

Сигналы		Выход
Вход		LDN	P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс		7.4	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс								2.8

Используя результаты временного анализа (максимальная задержка формирования данных D_2-0 составляет 7.8 нс), позволяет считать максимальную частоту работы делителя 120 МГц, хотя в результате анализа указывается частота 93.45 МГц, что можно объяснить лишъ тем, что имея два тактовых сигнала CLK и сигнал , анализатор при вычислении минимального периода тактовой частоты производит сложение величины задержки данных относительно сигнала CLK и задержки сигнала Q₄ относительно сигнала . Поэтому граничную частоту следует считать равной 1/7.8  128 МГц.

Увеличить быстродействие счетчика с программируемым модулем пересчета можно с помощью дополнительного D-триггера [3], используемого для задержки сигнала переноса P₄ на один такт (рис. 3.3). В этом случае модуль пересчета M определяется соотношениями [3]: M = 17 – d_M, 0  d_M  15, из которых следует, что d_M = 17 – M, 2  M  17. Составив табл. 3.3, аналогичную табл. 3.2, легко получить

D₃ = 1, D₂ = ,D₁ = y₁y₂, D₀ = y₁.

Полученным функциям соответствует схема счетчика на макроэлементах фирмы Altera на рис. 3.3. На рис. 3.4 показаны временные диаграммы работы такого счетчика. Запись числа в такой счетчик происходит в состоянии j = 0: при = 0 в счетчик записывается число d = 12 и M₀ = 5, а при = 1 и x₂ = 0 в счетчик записывается число d = 13, обеспечивая модуль M₀ – 1 = 4, а при = 1 иx₂ = 1 в счетчик записывается число d = 11, обеспечивая модуль M₀ + 1 = 6.

Для определения граничной частоты подсчитаем длительность переходных процессов в схеме. Задержка формирования сигнала (в наносекундах) = 0

t _з = t _зТР = 2.8,

Рис. 3.3. Быстродействующий счетчик по mod 4, 5, 6

Рис. 3.4. Временные диаграммы работы быстродействующего счетчика по mod4, 5, 6

а задержка формирования данных (в наносекундах)

t _зD0,1,2 = t _зТР + t _зТР = 2.8 + 2.8 = 5.6.

Граничная частота в этом случае определяется частотой работы самого счетчика и равна 160 МГц.

Таблица 3.5

Результаты временного анализа

Сигналы	Выход
Вход	LDN	P4	Q0	Q1	Q2	Q3	Q4	Q5	Q7
CLK, нс	2.8	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

Однако результаты временного анализа, представленные табл. 3.5, показывают, что уменьшается задержка тактового сигнала загрузки данных с 7.4 до 2.8 нс, задержка же формирования самих данных остается такой же, как и в предыдущей схеме, т. е. 7.8 вместо 5.6 нс. Таким образом, включение дополнительного D-триггера не позволяет повысить граничную частоту выше 128 МГц.

Счетчик по mod 9, 10, 11. Для такого счетчика будем использовать реверсивный 4-разрядный счетчик и D-триггеры (макроэлементы 74169 и 7474), хотя можно использовать элементы 74161 и 7474. Для реверсивного счетчика в режиме вычитания M = d + 1 или M = d + 2 ( с дополнительным D-триггером). Из табл. 3.6 находим D₀ = ,D₁ = y₁y₂, D₂ = 0, D₃ = 1. По этим функциям построена схема на МЭ фирмы Altera, представленная на рис. 3.5, а на рис. 3.6 – временные диаграммы работы схемы.

Для вычисления граничной частоты определим длительность (в наносекундах) двух переходных процессов, формирующих сигналы = 0 и сигналы данныхD_i :

t _з = t _зP4 = 7.4,

а формирование данных:

t _зD0,1,2 = t _зP4 + t _зНЕ + t _зТР = 7.4 + 5 + 2.8 = 15.2.

Наибольшее значение задержки в 15.4 нс ограничивает частоту тактового сигнала величиной f_max = 64.9 МГц.

Таблица 3.6
y1	y2	D3	D2	D1	D0	dM	Mv
0	0	1	0	0	1	9	10
0	1	1	0	0	1	9	10
1	0	1	0	0	0	8	9
1	1	1	0	1	0	10	11

Таблица 3.7
y1	y2	D3	D2	D1	D0	dM	Mv
0	0	1	0	0	0	8	10
0	1	1	0	0	0	8	10
1	0	0	1	1	1	7	9
1	1	1	0	0	1	9	11

Рис. 3.5. Счетчик по mod 9, 10, 11

Рис. 3.6. Временные диаграммы работы счетчика по mod 9, 10, 11

Таблица 3.8

Результаты временного анализа схемы рис. 3.5

Сигналы	Выход
Вход		P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс	7.4	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

Результаты временного анализа схемы на рис. 3.5, представленные в табл. 3.8, позволяют определить граничную частоту работы схемы f = = 1/7.810⁹  128 МГц.

Для быстродействующего счетчика из табл. 3.7 находим

D₃ = ,D₂ = D₁ = ,D₀ = y₁.

По схеме счетчика, представленной на рис. 3.7, определяем граничную частоту работы величиной 140 МГц (определяется длительностью переходных процессов): задержка формирования сигнала = 0 (в наносекундах)

t _з= t _зТР = 2.8,

Рис. 3.7. Быстродействующий счетчик поmod9, 10, 11

Рис. 3.8. Временные диаграммы работы быстродействующего счетчика по mod 9, 10, 11

Таблица 3.9

Результаты временного анализа схемы рис. 3.7

Сигналы	Выход
Вход		P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс	2.8	2.8	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

задержка формирования данных (в наносекундах):

t _зD0,1,2 = t _зТР + t _зТР = 2.8 + 2.8 = 5.6.

На рис. 3.8 представлены временные диаграммы работы быстродействующего счетчика. Загрузка данных происходит в состоянии = 15 (Fh); при значении сигнала = 0 записывается число d = 8, тем самым задавая M_v = = M₀ = = 10, а при = 1 записывается d = 7 или d = 9, что переключает M_v на 9 или 11.