3965

2

УДК 004

Зольников, В. К. Современные методы создания обеспечений САПР [Электронный ресурс]: методические указания к лабораторным работам для студентов по направлению подготовки 09.04.02 Информационные системы и технологии / В.К. Зольников; Т.В. Скворцова, С.А. Евдокимова М-во образования и науки РФ, ФГБОУ ВО «ВГЛТУ». – Воронеж, 2018. – 28 с.

Печатается по решению учебно-методического совета ФГБОУ ВО «ВГЛТУ» (протокол № ___ от «___» ___________ 2018 г. )

Рецензент: ОАО «НИИЭТ», заведующий лабораторией к.т.н. А.И. Яньков

3

4

ВВЕДЕНИЕ

Методические указания составлены в соответствии с учебным планом, утвержденным ректором ВГЛТУ и в соответствии с Федеральным государственным образовательным стандартом высшего профессионального образования по направлению подготовки 09.04.02 Информационные системы и технологии, утвержденного приказом Министерства образования и науки Российской Федерации

Целью изучения дисциплины является формирование у магистров знаний и умений в соответствии с размариваемой дисциплиной.

5

Лабораторное занятие 1.

Создание проекта в ACTIVE-HDL

В настоящее время проектирования радиоэлектронных устройств невоз-

можно без использования современных средств автоматизированного проекти-

рования. Сейчас любая солидная САПР электроники включает в себя VHDL-

симулятор. Видные авторитеты в области САПР и программирования сходятся на том, что современным языком описания разнообразных устройств и систем является VHDL. А для его изучения и изучения основ работы с современными САПР лучше всего подходит VHDL-симулятор Active HDL фирмы Aldec. Кроме того, что по важности не самое последнее, этот симулятор допускает коммента-

рии, сообщения и идентификаторы на русском языке. Его бесплатную версию для обучения можно получить на сайте www.aldec.com

Для моделирования в симуляторе Active HDL сначала нужно создать про-

ект – каталог с файлами VHDL, имеющий название проекта. Это облегчает встроенный помощник. После компиляции в проекте создается библиотека про-

екта, которая имеет название проекта и содержит все скомпилированные объек-

ты проекта. После запуска программы на моделирование сначала выполняется связывание объектов проекта и назначение начальных значений переменным и сигналам. Затем запускается собственно симуляция (моделирование).

Запуск системы Active-HDL производится с помощью ярлыка на рабочем столе Windows. После заставки появляется окно Getting Started приведенное на рис. 1. В окне выбираете имя проекта, с которым вы работаете и нажимаете кнопку ОК. Для создания нового проекта помечаете опцию Create new workspace. Затем нажимаете кнопку OK.

7

После нажатия ОК Active-HDL предлагает окно New Design Wizard, в ко-

тором нужно ввести характеристику создаваемого файла. Рекомендуется вы-

брать опцию Create an ampty design with Desing Flow, которая вносит в заголо-

вок файла всю стандартную информацию, и нажать клавишу Далее. В следую-

щем окне вам предлагается ввести имя файла проекта (рис 3). Затем нажать да-

лее и готово. Проект будет создан.

Рисунок 3. Окно New Design Wizard.

Откроется окно Aktive-HDL для выбора режима работы, приведенное на рис. 4. В окне условно показаны варианты работы пакета при создании проекта.

Может быть введен текст на VHDL или Verilog (HDE), граф переходов автома-

та (FSM) или схема (BDE). Выберем вариант HDE. Откроется окно выбора ре-

жима работы редактора, приведенное на рис. 5. Выберем VHDL и нажмем ОК –

начинается создание нового файла и открывается окно.

8

Рисунок 4. Окно выбора режима работы design flow.

Рисунок 5. Окно выбора режима работы редактора.

В окне New Source File Wizard нажимаете клавишу Далее, подтверждая готовность к созданию проекта. В следующем окне вводите имена исходного файла, элемента и его архитектуры (рис. 6). Обычно все эти имена одинаковы. В

примере они названы start.

10

Для ввода каждого порта нажимаете кнопку New, задаете тип порта (in –

вход, out – выход, inout – двунаправленный порт и buffer – порт с третьим со-

стоянием). Затем вводите имя порта. После ввода очередного порта снова нажи-

маете New и т.д., пока не введете все порты. После ввода очередного имени ста-

новится доступной кнопка ввода типа порта. В нашем случае это логический тип. На рисунке введен входной порт x и выходной y. Возможно задание портов групповой связи (шин). Для этого в окнах Array Index нужно указать диапазон номеров элементов шины, напри-мер 0 и 3 определяет четырехразрядную шину.

Если она названа х, то отдельные разряды будут иметь имена x[0], x[1], x[2], x[3]. После задания всех портов нажимаете клавишу Готово. В результате будет создана заготовка файла start.vhd. Выполнив двойной щелчок левой кнопкой мыши по имени файла в окне Design Browser, вы увидите приведенный ниже текст – заготовку файла.