2629

11

17.Правильно ли утверждение «Условное назначение сигнала может употребляться как в архитектурном теле (как параллельный оператор), так и в процессе (как последовательный оператор)»?

18.Для чего служит оператор generate? Структуру каких схем удобно описывать с его помощью?

19.Допустимо ли при конкретизации компонентов использовать оба направления (=>, <=) в зависимости от того, является порт входным либо выходным?

20.Разработайте логическую схему и, употребляя оператор generate, запишите VHDL-код структурного описания мультиплексора с двумя, тремя, четырьмя и n-управляющими входами.

Вопросы к лабораторной работе № 7

1.Что представляет собой проект на языке VHDL?

2.Правильно ли, что компоненты, декларируемые в архитектурном теле, должны специфицироваться полностью, т.е. вместе с их интерфейсом и выполняемыми функциями?

3.Как много архитектурных тел может быть связано с одним entity?

4.Правильно ли утверждение: «Каждый порт должен быть специфицирован с его режимом (mode)»?

5.Правильно ли утверждение: «Режим порта специфицирует направление потока данных через порт»?

6.Являются ли порты сигналами?

7.Правильно ли утверждение: «Описание каждого порта с комментарием

вконце строки является необходимым согласно стандарту языка VHDL»?

8.Разрешается ли специфицировать начальное значение порта?

9.Может ли настраиваемый параметр (generic) динамически изменяться во время моделирования?

10.Правильно ли утверждение: «Все процессы в архитектурном теле являются активными, когда архитектура активна»?

11.Могут ли употребляться переменные для передачи информации между процессами?

12.Напишите VHDL-код для схемы 4-разрядного сумматора, представляющей каскадное соединение одноразрядных сумматоров. Напишите VHDL-

12

код для одноразрядного сумматора add2 в виде логической схемы элементов И, ИЛИ, НЕ и логических функций.

Вопросы к лабораторной работе № 8

1. Правильны ли утверждения:

-структурное VHDL-описание может быть иерархичным;

-поведенческое VHDL-описание может быть иерархичным;

-смешанное (структурно-поведенческое) VHDL-описание не может быть иерархичным?

2. Правильно ли, что структурное описание состоит из компонентов и сигналов?

3. Правильно ли, что все компоненты должны быть специфицированы на поведенческом уровне?

4. Какие компоненты проекта не имеют структурного описания?

5. Как должен быть написан VHDL-код, чтобы с помощью существующих средств САПР можно было автоматически получить схему?

ВОПРОСЫ К ЗАЧЕТУ

1.Назначение и характеристика языка VHDL.

2.Стандарты VHDL.

3.Открытое аппаратное обеспечение, использующее VHDL. Верификация

вVHDL.

4.Система и ее интерфейс.

5.Структура цифровой системы. Иерархия структурного описания систе-

мы.

6.Описание системы на функциональном уровне.

7.Высокоуровневый и логический синтез.

8.Лексические элементы, разделители, операторы языка VHDL.

9.Идентификаторы языка VHDL. Ключевые слова. Литералы. Пакеты.

10.Типы данных языка VHDL.

11.Декларация объектов языка VHDL.

12.Атрибуты. Атрибуты, определяемые пользователем.

13.Арифметические операторы языка VHDL.

14.Логические операторы языка VHDL.

15.Операторы сдвига языка VHDL.

13

16.Оператор конкатенации языка VHDL.

17.Оператор присвоения значения переменной на языке VHDL.

18.Оператор присвоения значения сигналу на языке VHDL.

19.Оператор if (если).

20.Оператор case (выбор).

21.Оператор loop (цикл).

22.Оператор next (следующий).

23.Оператор exit (выход).

24.Оператор null (нуль, пустой).

25.Оператор вызова процедуры.

26.Оператор return (возврат).

27.Оператор assert (сообщение).

28.Оператор wait (ожидать).

29.Оператор process (процесс).

30.Оператор параллельного сообщения.

31.Оператор параллельного вызова процедуры.

32.Оператор условного назначения сигнала.

33.Оператор select выборочного назначения.

34.Оператор конкретизации (создания экземпляра) компонента.

35.Оператор generate (генерации).

36.Оператор block (блок).

37.Функции на языке VHDL.

38.Процедуры на языке VHDL.

39.Декларация интерфейса объекта на языке VHDL.

40.Карта портов и карта настройки на языке VHDL.

41.Блоки проекта и VHDL-библиотеки.

ВОПРОСЫ К ЭКЗАМЕНУ

1.Назначение и характеристика языка VHDL. Стандарты VHDL.

2.Открытое аппаратное обеспечение, использующее VHDL. Верификация

вVHDL.

3.Система и ее интерфейс. Структура цифровой системы. Иерархия структурного описания системы.

14

4.Описание системы на функциональном уровне. Высокоуровневый и логический синтез.

5.Лексические элементы, разделители, операторы языка VHDL.

6.Идентификаторы языка VHDL. Ключевые слова. Литералы. Пакеты.

7.Типы данных языка VHDL.

8.Декларация объектов языка VHDL.

9.Атрибуты. Атрибуты, определяемые пользователем.

10.Арифметические операторы языка VHDL.

11.Логические операторы языка VHDL.

12.Операторы сдвига языка VHDL.

13.Оператор конкатенации языка VHDL.

14.Последовательные операторы языка VHDL.

15.Параллельные операторы языка VHDL.

16.Подпрограммы языка VHDL. Функции. Процедуры. Разрешающие функции. Архитектура.

17.Декларация интерфейса объекта на языке VHDL. Карта портов и карта настройки. Конфигурация. Блоки проекта и VHDL-библиотеки.

18.Стили описания поведения и функционирования цифровых систем: структурное описание, описание в виде потока данных, процедурное описание.

19.Формы описания сигналов.

20.Описание схем с обратной связью.

21.Описание конечного автомата.

22.Описание автомата Мили.

23.Описание автомата Мура.

24.Отладка VHDL-описаний. Синтезируемое подмножество языка VHDL.

25.Назначение пакетов библиотеки VITAL. Создание VITAL-библиотеки синтеза.

26.Синтез логической схемы. Моделирование логической схемы.

27.Назначение пакета TEXTIO. Типы и процедуры пакета. Использование средств пакета при моделировании.

28.Назначение пакета STD_LOGIC_TEXTIO. Типы и процедуры пакета. Использование средств пакета при моделировании.

29.Проектирование арифметико-логического устройства.

15

30.Комбинированные маршруты проектирования. Результаты эксперимен-

тов.

31.Физическое прототипирование СБИС. Верификация топологии СБИС.

32.Моделирование конвейерного процессора. Пример SISCпроцессора. Модель системы команд. Инициализация системы. Отладка. Моделирование управления конвейером.

33.Моделирование кэш-памяти.

34.Моделирование асинхронного интерфейса.

16

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

Основная литература

1. Лавлинский, В. В. Программирование на языке VHDL и проектирование микроэлектронных устройств [Электронный ресурс] : Учебное пособие / В. В. Лавлинский ; ВГЛТУ. - Воронеж, 2016 . - 134 с. - ЭБС ВГЛТУ.

Дополнительная литература

2.Левицкий, А. А. Проектирование микросистем. Программные средства обеспечения САПР [Электронный ресурс] : рек. УМО по образованию в области радиотехники, электроники и биомедицинской техники и автоматизации в качестве учеб. пособия / А. А. Левицкий, П. С. Маринушкин. - Красноярск : Сиб. федер. ун-т, 2010. – 156 с.- ЭБС "Знаниум".

3.Зольников, К.В. Программирование на языке VHDL и проектирование микроэлектронных устройств [Электронный ресурс] : лабораторный практикум

/К.В. Зольников, С. А. Евдокимова, Т. В. Скворцова ; ВГЛТУ. - Воронеж, 2018

. - 103 с. - ЭБС ВГЛТУ.

4.Synopsys [Электронный ресурс]. – Режим доступа: http://www.synopsys.com. – Загл. с экрана.

17

Зольников Константин Владимирович Евдокимова Светлана Анатольевна Скворцова Татьяна Владимировна

ПРОГРАММИРОВАНИЕ НА ЯЗЫКЕ VHDL И ПРОЕКТИРОВАНИЕ МИКРОЭЛЕКТРОННЫХ УСТРОЙСТВ

Методические указания для самостоятельной работы студентов по специальности

09.05.01 Применение и эксплуатация автоматизированных систем специального назначения

(Специализация Автоматизированные системы обработки информации и управления специального назначения)

Редактор

ФГБОУ ВО «Воронежский государственный лесотехнический университет имени Г.Ф. Морозова»

РИО ФГБОУ ВО «ВГЛТУ». 394087, г. Воронеж, ул. Тимирязева, 8 Отпечатано в УОП ФГБОУ ВО «ВГЛТУ»

394087, г. Воронеж, ул. Докучаева, 10