Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
9
Добавлен:
21.12.2020
Размер:
8.16 Mб
Скачать

PIC18F8722 FAMILY

FIGURE 28-23: EUSART SYNCHRONOUS TRANSMISSION (MASTER/SLAVE) TIMING

CKx/TXx

pin

121 121

DTx/RXx pin

122

120

Note: Refer to Figure 28-5 for load conditions.

TABLE 28-24: EUSART SYNCHRONOUS TRANSMISSION REQUIREMENTS

Param

Symbol

Characteristic

 

Min

Max

Units

Conditions

No.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

120

TCKH2DTV

SYNC XMIT (MASTER and SLAVE)

 

 

 

 

 

 

 

Clock High to Data Out Valid

PIC18FXXXX

40

ns

 

 

 

 

 

 

 

 

 

 

 

 

PIC18LFXXXX

100

ns

VDD = 2.0V

 

 

 

 

 

 

 

 

121

TCKRF

Clock Out Rise Time and Fall Time

PIC18FXXXX

20

ns

 

 

 

(Master mode)

 

 

 

 

 

 

 

PIC18LFXXXX

50

ns

VDD = 2.0V

 

 

 

 

 

 

 

 

 

 

 

122

TDTRF

Data Out Rise Time and Fall Time

PIC18FXXXX

20

ns

 

 

 

 

 

 

 

 

 

 

 

 

PIC18LFXXXX

50

ns

VDD = 2.0V

 

 

 

 

 

 

 

 

FIGURE 28-24: EUSART SYNCHRONOUS RECEIVE (MASTER/SLAVE) TIMING

CKx/TXx

 

 

 

pin

125

 

DTx/RXx

 

 

 

 

 

 

 

 

 

pin

 

 

 

 

 

 

126

Note: Refer to Figure 28-5 for load conditions.

TABLE 28-25: EUSART SYNCHRONOUS RECEIVE REQUIREMENTS

Param.

Symbol

Characteristic

Min

Max

Units

Conditions

No.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

125

TDTV2CKL

SYNC RCV (MASTER and SLAVE)

 

 

 

 

 

 

Data Hold before CKx ↓ (DTx hold time)

10

ns

 

126

TCKL2DTL

Data Hold after CKx ↓ (DTx hold time)

15

ns

 

 

 

 

 

 

 

 

2004 Microchip Technology Inc.

Preliminary

DS39646B-page 417

PIC18F8722 FAMILY

TABLE 28-26: A/D CONVERTER CHARACTERISTICS: PIC18F6X27/6X22/8X27/8X22 (INDUSTRIAL) PIC18LF6X27/6X22/8X27/8X22 (INDUSTRIAL)

Param

Symbol

Characteristic

Min

Typ

Max

Units

Conditions

No.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A01

 

NR

Resolution

 

10

bit

∆VREF ≥ 3.0V

A03

 

EIL

Integral Linearity Error

<±1

LSb

∆VREF ≥ 3.0V

 

 

 

 

 

 

 

 

 

A04

 

EDL

Differential Linearity Error

<±1

LSb

∆VREF ≥ 3.0V

A06

 

EOFF

Offset Error

 

<±1.5

LSb

∆VREF ≥ 3.0V

A07

 

EGN

Gain Error

 

<±1

LSb

∆VREF ≥ 3.0V

 

 

 

 

 

 

 

 

 

 

A10

 

Monotonicity

 

 

Guaranteed

(1)

VSS ≤ VAIN ≤ VREF

A20

 

∆VREF

Reference Voltage Range

1.8

V

VDD < 3.0V

 

 

 

(VREFH – VREFL)

 

3

V

VDD ≥ 3.0V

A21

 

VREFH

Reference Voltage High

VSS

VREFH

V

 

 

 

 

 

 

 

 

 

 

A22

 

VREFL

Reference Voltage Low

VSS – 0.3V

VDD – 3.0V

V

 

 

 

 

 

 

 

 

 

 

A25

 

VAIN

Analog Input Voltage

VREFL

VREFH

V

 

 

 

 

 

 

 

 

 

 

A30

 

ZAIN

Recommended Impedance of

2.5

kΩ

 

 

 

 

Analog Voltage Source

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A40

 

IAD

A/D Current

PIC18FXXXX

180

µA

Average current during

 

 

 

from VDD

 

 

 

 

 

conversion

 

 

 

PIC18LFXXXX

90

µA

A50

 

IREF

VREF Input Current(2)

5

µA

During VAIN acquisition.

 

 

 

 

 

150

µA

During A/D conversion

 

 

 

 

 

 

 

 

 

cycle.

 

 

 

 

 

 

 

 

 

 

Note

1: The A/D conversion result never decreases with an increase in the input voltage and has no missing codes.

2:VREFH current is from RA3/AN3/VREF+ pin or VDD, whichever is selected as the VREFH source. VREFL current is from RA2/AN2/VREF- pin or VSS, whichever is selected as the VREFL source.

FIGURE 28-25:

 

 

 

 

A/D CONVERSION TIMING

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BSF ADCON0, GO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(Note 1, 2)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

131

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

130

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A/D CLK

 

 

 

 

 

132

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A/D DATA

 

 

 

 

 

9

 

 

8

7

 

 

 

. . .

. . .

 

 

2

 

 

1

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADRES

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OLD_DATA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NEW_DATA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADIF

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCY

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DONE

 

 

SAMPLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SAMPLING STOPPED

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note 1:

If the A/D clock source is selected as RC, a time of TCY is added before the A/D clock starts.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

This allows the SLEEP instruction to be executed.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2:This is a minimal RC delay (typically 100 ns), which also disconnects the holding capacitor from the analog input.

DS39646B-page 418

Preliminary

2004 Microchip Technology Inc.

PIC18F8722 FAMILY

TABLE 28-27: A/D CONVERSION REQUIREMENTS

Param

 

Symbol

Characteristic

Min

Max

Units

Conditions

No.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

130

 

TAD

A/D Clock Period

PIC18FXXXX

0.7

25.0(1)

µs

TOSC based, VREF ≥ 3.0V

 

 

 

 

PIC18LFXXXX

1.4

25.0(1)

µs

VDD = 2.0V;

 

 

 

 

 

 

 

 

TOSC based, VREF full range

 

 

 

 

 

 

 

 

 

 

 

 

 

PIC18FXXXX

TBD

1

µs

A/D RC mode

 

 

 

 

PIC18LFXXXX

TBD

3

µs

VDD = 2.0V; A/D RC mode

 

 

 

 

 

 

 

 

 

131

 

TCNV

Conversion Time

 

11

12

TAD

 

 

 

 

(not including acquisition time) (Note 2)

 

 

 

 

 

 

 

 

 

 

 

 

132

 

TACQ

Acquisition Time (Note 3)

1.4

µs

-40°C to +85°C

 

 

 

 

 

TBD

µs

0°C ≤ to ≤ +85°C

135

 

TSWC

Switching Time from Convert → Sample

(Note 4)

 

 

137

 

TDIS

Discharge Time

 

0.2

µs

 

 

 

 

 

 

 

 

 

Legend: TBD = To Be Determined

 

 

 

 

 

Note 1:

The time of the A/D clock period is dependent on the device frequency and the TAD clock divider.

2:ADRES register may be read on the following TCY cycle.

3:The time for the holding capacitor to acquire the “New” input voltage when the voltage changes full scale after the conversion (VDD to VSS or VSS to VDD). The source impedance (RS) on the input channels is 50Ω.

4:On the following cycle of the device clock.

2004 Microchip Technology Inc.

Preliminary

DS39646B-page 419

PIC18F8722 FAMILY

NOTES:

DS39646B-page 420

Preliminary

2004 Microchip Technology Inc.

Соседние файлы в папке Склад