Лекции / Схемотехника ЭВМ. Лекция 17. Накапливающие сумматоры

Отметим один общий момент, относящийся к способу кодирования разрядов обрабатываемых чисел. Наиболее часто разряды чисел кодируются в положительной логике (1 - высоким потенциалом, 0 - низким). Какие числа и какой результат будут кодироваться при тех же потен-

циалах в отрицательной логике? Числа и результат, заданные в одной

логике, будут инверсны числам и результату в другой логике (с учётом входного и выходного переносов!).

7.6. Накапливающие сумматоры

Накапливающие сумматоры могут строиться двумя способами:

•с использованием счётных триггеров;

•по структуре комбинационный сумматор плюс регистр хранения. Первый способ в настоящее время практически не применяется

вследствие двухтактности операции сложения, низкой скорости распространения сигналов переноса и сложности управления сумматором.

Во втором случае можно реализовать две схемы:

•с запоминанием результата операции S = А плюс В;

•с накоплением результата S = S плюс А.

На рис.7.19 приведена схема четырёхразрядного параллельного накапливающего сумматора, выполненного по структуре комбинационный сумматор плюс регистр хранения (на часть схемы, нарисованную штриховой линией пока не следует обращать внимание). Число с выхода регистра подаётся на входы В сумматора, поэтому здесь реализуется микрооперация S = S плюс А.

Если схему дополнить вентилем И, нарисованным штриховой линией, то она может использоваться в качестве «делителя частоты», для которого в общем случае можно записать

fвых = fвх A / 2n ,

где А - десятичный эквивалент двоичного кода числа А; n - разрядность сумматора.

Термин «делитель частоты» указан в кавычках, чтобы подчеркнуть тот факт, что выходные импульсы расставляются им неравномерно (равномерная расстановка импульсов обеспечивается только для значений А, являющихся степенью двойки). Временные диаграммы для рассматриваемой схемы при различных значениях А приведены на рис.7.20.

Кроме использования сумматоров по их прямому назначению, они широко применяются при построении самых различных схем, узлов и операционных блоков. Сумматор является ядром АЛУ, выпускаемого в виде специализированной ИС, причём само АЛУ является ядром процессорных элементов. Чрезвычайно широкое применение находят четвертьсумматоры («элементы сумма по mod 2»), реализуемые во многих сериях. Отметим еще несколько примеров использования сумматоров: двоично-десятичные сумматоры, инкременторы и декременторы, цифровые матричные умножители, цифровые фильтры, преобразователи кодов, счётчики и пересчётные устройства, пороговые схемы, линейные цифровые автоматы и др.

ТИ

A=1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

Рис.7.20. Временные диаграммы для «делителя частоты», реализованного на четырёхразрядном накапливающем сумматоре

Более подробные сведения о рассмотренных и других структурах сумматоров и схемах на их основе можно получить из многочисленных публикаций, в частности [8, 10, 24, 30 - 32].