Глава 8 Интерфейсы для подключения узлов медицинской техники к микропроцессорам, микроконтроллерам и пэвм

При подключении медицинского оборудования к микропроцессорам, микроконтроллерам и ПЭВМ следует иметь ввиду, что для успешной работы получаемого комплекса разработчики устройств сопряжения (УС) должны строго соблюдать стандарты обмена, предписываемые разработчиками используемых средств вычислительной техники. То есть свобода разработчика строго ограничена особенностями внешних интерфейсов вычислительных средств, которые надо знать и максимально использовать.

Напомним, что в соответствии со стандартной терминологией интерфейс – это совокупность унифицированных аппаратных, программных и конструктивных средств, необходимых для реализации взаимодействия различных функциональных элементов в системах, при условиях, предписанных стандартом и направленных на обеспечение информационной, электрической и конструктивной совместимости указанных элементов.

8.1. Интерфейсы магистралей пэвм

Для подключения нестандартного оборудования, в частности электронной медицинской аппаратуры к персональным ЭВМ, можно использовать как системную магистраль ПЭВМ, так и интерфейсы периферийных устройств.

Развитие системных интерфейсов (СИ) ПЭВМ вызвано необходимостью существенного увеличения операций ввода-вывода и периферийных устройств. В связи с ростом объема интерфейсного оборудования в составе ПЭВМ появилась необходимость ужесточить требования к стандартизации интерфейсов.

При организации СИ ПЭВМ стремятся к минимизации числа шин за счет использования мультиплексирования (разделения во времени). Наиболее часто совмещаются шины адреса и данных. СИ совершенствуются в направлении увеличения шин адреса, числа шин запросов на прерывание и прямого доступа к памяти (ПДП), дополнительных возможностей для расширения номенклатуры периферийных устройств.

В настоящее время одной из самых распространенных в медицинской практике являются ПЭВМ типа IBM PC в которых используется несколько типов интерфейсов, например VLB, EISA, PCMCIA и др. В предлагаемой работе будут рассмотрены вопросы проектирования устройств сопряжения для наиболее распространенного интерфейса ISA (Industrial Standatd) и для быстродействующей локальной шины периферийных устройств PCI (Peripheroe Component Interconnect bus).

8.1.1. Организация системной магистрали типа isa

Структура персонального компьютера с точки зрения разработчика устройств сопряжения (УС) ориентированного на ISA может иметь вид представленный на рис. 8.1.

Компьютер IBM PC имеет систему шин с полностью буферизированными (для защиты) выходными линиями данных и адресов. Шины IBM PC включают шину данных, шину адреса и шину управления, с помощью которых центральный процессор (ЦП) через печатные проводники и разъемы на генплате может связываться с периферийными устройствами нестандартного оборудования.

Шина данных - двунаправленная (информация может идти к ЦП или от него).

Управление работой шин осуществляется посредством контроллера шины, который от центрального процессора принимает управляющие сигналы состояния, декодирует их, определяя тем самым тип цикла шины.

Через адресные буферы микропроцессор выставляет адрес на системную шину, который под управлением контроллера шины защелкивается на первом такте цикла шины.

Через буфер данных микропроцессор либо считывает, либо выставляет данные на шину данных. Направлением и размещением передачи управляет контроллер шины.

Сопроцессор выполняет ряд арифметических операций в ускоренном темпе.

Микропроцессор при своей работе на адресной шине выставляет адреса для себя и для сопроцессора. Команды считываются с шины данных и поступают и в центральный процессор, и в сопроцессор. Сопроцессор, анализируя коды команд, выбирает те, которые предназначаются ему.

Рис. 8.1. Структура системного блока ПЭВМ типа IBM PC

Системное постоянное запоминающее устройство (ПЗУ) выполняет различные функции, в частности хранит различные управляющие программы, например систему BIOS (базовую систему ввода - вывода).

Кроме центрального процессора, памяти и стандартных устройств ввода вывода разработчиками УС могут использоваться контроллеры прерываний и прямого доступа к памяти (ПДП), перестановщик байтов, программируемый таймер и контроллер регенерации динамической памяти (ОЗУ).

Задатчиками (хозяевами) шины могут выступать центральный процессор (самая обычная ситуация), контроллер ПДП, контроллер регенерации и некоторые внешние платы. В каждом цикле обмена задатчиком всегда является только одно устройство. Контроллер ПДП захватывает магистраль (запрещает работу центрального процессора) на время прямой передачи информации между устройством ввода/вывода и памятью (по запросу устройства ввода/вывода). Контроллер регенерации периодически становится задатчиком магистрали для проведения циклов регенерации системной динамической памяти через заданные интервалы времени. Для 32 - разрядных компьютеров (386DX, 486, Pentium и т.д.) обмен процессора с памятью (а иногда и с другими устройствами) осуществляется через быстродействующую локальную шину VLB или через PCI.

Характерное отличие ISA от ранних конструкций магистралей состоит в том, что её тактовый сигнал не совпадает с тактовым сигналом процессора, как это было в XT, поэтому скорость обмена по ней не пропорциональна тактовой частоте процессора.

Магистраль ISA относится к демультиплексированным (то есть имеющим раздельные шины адреса и данных) 16 разрядным системным магистралям среднего быстродействия. Обмен осуществляется 8 - или 16 - разрядными данными.

На магистрали реализован раздельный доступ к памяти компьютера и к устройствам ввода/вывода (для этого имеются специальные сигналы). Максимальный объем адресуемой памяти составляет 16 Мбайт (24 адресные линии). Максимальное адресное пространство для устройств ввода/вывода - 64 Кбайта (16 адресных линий), хотя практически все выпускаемые платы расширения используют только 10 адресных линий (1 Кбайт). Магистраль поддерживает регенерацию динамической памяти, радиальные прерывания и прямой доступ к памяти. Допускается также захват магистрали.

Наиболее распространенное конструктивное исполнение магистрали - разъемы (слоты), установленные на материнской плате компьютера, все одноименные контакты которых соединены между собой. То есть все разъемы абсолютно равноправны. Особенностью конструктивного решения магистрали является то, что платы расширения, подключаемые к её разъемам, могут иметь самые различные размеры (длина платы ограничена снизу размером разъема, а сверху - длиной корпуса компьютера). Платы расширения имеют интерфейсные разъемы магистрали, выполненные печатными проводниками.

В магистрали ISA используется положительная логика на шинах адресов и данных (единице соответствует высокий уровень напряжения (+5В), а нулю низкий (ОВ). На ней присутствуют четыре напряжения питания: +5В; -5В; +12В; -12В.

На рис. 8.2 приведено расположение контактов разъемов используемых на магистрали ISA.

Назначение контактов разъема и функции соответствующих сигналов приведены в таблице 8.1.

В этой таблице знак минус перед названием сигналам говорит о том, что активным уровнем этого сигнала является уровень логического нуля, в противном случае активным уровнем является уровень логической единицы. Символом I обозначен входной сигнал, O - выходной сигнал, I/O - двунаправленный сигнал.

Рис. 8.2. Нумерация контактов разъема ISA (для ВМ РС ХТ – только А1…А31 и В1…В31).

Таблица 8.1

Сигналы шины ISA

Имя сигнала и направление	Контакт разъема	Назначение
1	2	3
-I/O CH CK (I)	[A1]	*
SD7-SD0 (I/O)	[A2÷A9]	*
I/O CH RDY(I)	[A10]	*
AEN (O)	[A11]	*
SA19-SA O (I/O)	[A12-A31]	*
GND	[B1]	Шина земли
RESET DRV (O)	[B2]	*
+5B	[B3]	Шина питания +5В
IRQ9(IRQ2) (I)	[B4]	*
-5B	[B5]	Шина питания -5В
DRQ2(I)	[B6]	*
-12B	[B7]	Шина питания -12В
OWS(I)	[B8]	*
+12B	[B9]	Шина питания +12В
GND	[B10]	Шина земли
-SMEMW (O)	[B11]	*
-SMEMR (O)	[B12]	*
-IOW (I/O)	[B13]	*
-IOR (I/O)	[B14]	*
-DACK 3 (O)	[B15]	*
DRQ 3 (I)	[B16]	см. пояснение к сигналу DRQ 2 (контакт В6)
-DACK 1 (O)	[B17]	см. пояснение к сигналу -DАСК 3 (О) (контакт В16)
DRQ1 (I)	[B18]	см. пояснение к сигналу DRQ 2 (контакт В6)
-REFRESH (I/O)	[B19]	*
SYSCLC (O)	[B20]	*
IRQ7-IRQ3 (I)	[B21-B25]	см. пояснение к сигналу IRQ 9 (контакт В4)
-DACR 2 (O)	[B26]	см. пояснение к сигналу -DACR 3 (контакт В16)
T/C (O)	[B27]	*
BALE (O)	[B28]	*
+5B	[B29]	Шина питания +5B
OSC (O)	[B30]	*
GND	[B31]	Шина земли
-SBHE (I/O)	[C1]	*
LA23-LA17 (I/O)	[C2-C8]	*
-MEMR (I/O)	[C9]	*
-MEMW (I/O)	[C10]	*
SD8-SD15 (I/O)	[C11-C18]	см. пояснение к SD7÷SD0
-MEM CS16 (I)	[D1]	*
-I/O CS16 (I)	[D2]	*
IRQ10-IRQ14 (I)	[D3-D7]	см. пояснение к IRQ 9 (контакт В4)
-DACK 0 (O)	[D8]	см. пояснение к сигналу -DACR 3 (контакт В16)
DRQ 0 (I)	[D9]	cм. пояснение к сигналу DRQ 2 (контакт В6)
-DACK 5 (O)	[D10]	cм. пояснение к сигналу -DACR 3 (контакт В16)
DRQ 5 (I)	[D11]	см. пояснение к сигналу DRQ 2 (контакт В6)
-DACK 6 (O)	[D12]	cм. пояснение к сигналу -DACR 3 (контакт В16)
DRQ 6 (I)	[D13]	см. пояснение к сигналу -DRQ 2 (контакт В6)
-DACK 7 (O)	[D14]	cм. пояснение к сигналу -DACR 3 (контакт В16)
DRQ 7 (I)	[D15]	см. пояснение к сигналу -DRQ 2 (контакт B6)
+5B	[D16]	шина питания + 5 В
-MASTER (I)	[D17]	*
GND	[D18]	шина земли

* - См. комментарии к сигналам, приведенным после таблицы по номерам контактов разъема.

[Al] (I/O Channel Check - проверка канала ввода/вывода) - сигнал вырабатывается любым исполнителем (устройство ввода/вывода или памятью) для информирования задатчика о фатальной ошибке, например об ошибке четности при доступе к памяти. Сигнал вызывает немаскируемое прерывание. Тип выходного каскада - открытый коллектор.

[А2÷А9] - Разряды данных. По линиям SD8...SD15 -- старший байт. Обмен данными с 8 разрядными платами расширения осуществляется по линиям SD0…SD7. Устройство может активизировать шину данных, если к нему идет обращение с циклом чтения или если оно захватило магистраль (в режиме MASTER). Логика сигналов положительная. Тип выходных каскадов три состояния.

[А 10] - (I/O Channel Ready - готовность канала ввода/вывода) - сигнал снимается (делается низким) исполнителем (устройством ввода/вывода или памятью) по переднему фронту сигналов -IOR и -IOW в случае, если он не успевает выполнить требуемую операцию в темпе задатчика. При этом реализуется асинхронный обмен. Если исполнитель успевает работать в темпе задатчика, сигнал не снимается (фактически не устанавливается в низкий уровень). Цикл обмена в ответ на снятие этого сигнала продлевается на целое число периодов сигнала SYSCLK. Сигнал I/O CH RDY не должен сниматься на время, большее заданного в данном компьютере (по стандарту 15 мкс), иначе компьютер переходит к обработке немаскируемого прерывания. Тип выходного каскада открытый коллектор.

[А11] - ( Address Enable - разрешение адреса) - используется в режиме ПДП для сообщения всем платам расширения, что производится цикл ПДП. Устанавливается и снимается параллельно с адресом. При его переходе в активное состояние все платы расширения, не участвующие в данном ПДП, должны отключаться от магистрали (переходить в пассивное состояние). Тип выходного каскада - ТТЛ.

[А12-А31] - фиксируемые адресные разряды (они действительны в течение всего цикла обмена). Используются для передачи 20 младших разрядов адреса памяти и для адресов устройств ввода/вывода. При обращении к устройствам ввода/вывода действительны только сигналы SA0…SA15 (но практически все платы расширения работают только с SA0…SA9). При регенерации памяти действительны только сигналы SA0…SA7, состояния старших разрядов не определены. Логика всех сигналов SA0…SA19 положительная. В режиме MASTER эти сигналы вырабатывает устройство, захватившее магистраль, Тип выходных каскадов - три состояния.

[В2] - (Reset of Driver - сброс устройства) сигнал сброса в начальное состояние всех устройств на магистрали. Вырабатывается центральным процессором при включении или сбое питания, а также при нажатии на кнопку RESET компьютера. Внешние платы должны в ответ на этот сигнал (длительностью не менее 1 мс) перевести все свои выходы в высокоимпедансное состояние. Тип выходного каскада - ТТЛ.

[В4] - (Interrupt Request - запрос прерывания) - сигналы запроса радиальных прерываний. Запросом является положительный переход на соответствующей линии IRQ. Сигнал должен удерживаться до начала обработки процессором запрошенного прерывания. Тип выходного каскада - ТТЛ. На каждой линии IRQ должен быть один выход. Иногда в литературе можно встретить рекомендацию применять выходы с тремя состояниями, но все равно больше одного выхода на линию быть не должно во избежание конфликтов сигналов. Сигналы IRQ0…IRQ2, IRQ8 и IRQ13 задействованы на системной плате и недоступны платам расширения. В компьютере используются два 8 - разрядных контроллера прерываний. Сигналы IRQ0…IRQ7 относятся к первому из них, IRQ8...IRQ15 - ко второму. Для каскадирования второго контроллера прерываний задействован вход IRQ2. В связи с этим запросы прерывания имеют следующие приоритеты в порядке возрастания: IRQ7, IRQ6, IRQ5, IRQ4, IRQ3, IRQ15, IRQ14, IRQ12, IRQ11, IRQ10, IRQ9.

[В6] - (DMA Request запрос ПДП) сигналы запросов прямого доступа к памяти (ПДП). Запросом является положительный переход на соответствующей линии DRQ. Сигнал должен удерживаться до получения ответного сигнала -DACK с тем же номером. Тип выходного каскада ТТЛ. На каждой линии DRQ должен быть один выход. В компьютере используются два контролера ПДП. Каналы ПДП, соответствующие первому контроллеру (сигналы DRQO…DRQ3) предназначены для 8 - битного обмена, а соответствующие второму котроллеру (DRQ5…DRQ7) - для 16 битного. Канал DRQ4 используется для каскадирования контроллеров и недоступен пользователям. DRQ0 имеет наивысший приоритет, DRQ7 наинизший. В IBM PC XT канал DRQ0 использовался для регенерации динамической памяти. Канал DRQ1 зарезервирован для контроллера бисинхронного обмена SDLC, а канал DRQ2 - для контроллера гибкого диска.

[В 8] - (0Wait States - 0 тактов ожидания) выставляется исполнителем для информирования задатчика о необходимости проведения цикла обмена без вставки такта ожидания, если длительность стандартного цикла обмена велика для него. Вырабатывается поле перехода сигнала BALE в низкий уровень. Должен быть синхронизован с сигналом SYSCLK. Используется редко. Тип выходного каскада - открытый коллектор.

[В 11] - строб записи в память по положительному (заднему) фронту. Вырабатывается только при обращении к адресам, не превышающим FFFFF (в пределах 1Мбайта). В Режиме MASTER этот сигнал вырабатывает устройство захватившее магистраль. Тип выходного каскада - три состояния.

[В 12] - строб чтения данных из памяти. Память должна выставлять данные при активизации этого сигнала. Вырабатывается только при обращении к адресам в пределах FFFFF. В режиме MASTER этот сигнал вырабатывает устройство, захватившее магистраль. Тип выходного каскада - три состояния.

[В 13] - -IOW (I/O Write) строб записи данных в устройства ввода/вывода. Устройство ввода/вывода должно принимать данные по положительному (заднему) фронту сигнала -IOW. В режиме MASTER этот сигнал вырабатывает устройство, захватившее магистраль. Тип выходного каскада - три состояния.

[В 14] - - IOR (I/O Read) - строб чтения данных из устройств ввода/вывода. Устройство ввода/вывода должно выставлять свои данные при активизации сигнала -IOR и снимать их при снятии - IOR. В режиме MASTER этот сигнал вырабатывает устройство, захватившее магистраль. Тип выходного каскада - три состояния.

[В 15] - -DACK (DMA Acknowledge - подтверждение ПДП) сигналы подтверждения прямого доступа. Вырабатываются в ответ на соответствующий сигнал DRQ в случае, если прямой доступ предоставлен данному каналу. Удерживаются до окончания прямого доступа. Тип выходного каскада - ТТЛ.

[В 19] - (Refresh - регенерация) сигнал выставляется контроллером регенерации для информирования всех устройств на магистрали о выполнении циклов регенерации динамического ОУЗ компьютера (каждые 15 мкс). При регенерации выполняется псевдочтение из одного из 256 адресов ОЗУ (активизируются только разряды адреса SAO…SA7). Полный цикл регенерации - около 4 мс. Тип выходного каскада - открытый коллектор.

[В20] - (System Clock - системный такт) - сигнал системного тактового генератора со скважностью 2 (меандр). В большинстве компьютеров его частота равна 8 МГц независимо от тактовой частоты процессора. Если в программе SETUP предусмотрена возможность изменения тактовой частоты магистрали, пользователь может задавать ее в широких пределах. Но для обеспечения наибольшей совместимости со всеми имеющимися платами расширения ISA не рекомендуется поднимать эту частоту выше 8МГц. К тому же на производительность новых компьютеров в целом она влияет незначительно. В компьютерах XT сигнал SYSCLK - это тактовый сигнал процессора. Тип выходного каскада три состояния.

[В27] - (Terminal Count - окончание счета) - устанавливается в режиме ПДП тогда, когда по текущему каналу ПДП закончен счет циклов пересылок данных. Тип выходного каскада - ТТЛ.

[В28] - (Bus Address Latch Enable -·разрешение защелкивания адреса) сигнал стробирования адресных разрядов. Его отрицательный фронт соответствует действительности адреса на линиях SAO…SA19 и LA17…LA23. Может использоваться устройствами ввода/вывода для заблаговременной подготовки к предстоящему обмену информацией (применяется редко). Тип выходного каскада - ТТЛ.

[В30] - не синхронизированный с SYSCLK сигнал кварцевого генератора с частотой 14,31818 МГц со скважностью 2. Может использоваться платами расширения в качестве тактового сигнала, так как его частота одинакова для всех компьютеров с магистралью ISA. Тип выходного каскада - ТТЛ.

[С1] - (System Bus High Enable - разрешение старшего байта) определяет тип цикла передачи данных (8 - или 16 - разрядный). Вырабатывается параллельно с сигналами SA0…SA19 и может рассматриваться как дополнительный разряд адреса. Становится активным при передаче старшего байта или 16 - разрядного слова (определяется сигналом SA0), пассивен при передаче младшего байта. В режиме MASTER источником этого сигнала является устройство, которое захватило магистраль. Тип выходного каскада - три состояния.

[С2-С8] - LA17…LA23 нефиксируемые адресные разряды. Используются для адресации памяти и выработки сигнала - MEM CS 16. Действительны только в начале цикла обмена. Исполнитель должен фиксировать их по отрицательному фронту сигнала BALE. При обращении к устройствам ввода/вывода эти сигналы имеют уровень логического нуля. Логика положительная. Тип выходного каскада три состояния. Для фиксации необходимо использовать регистр типа «защелка» (с записью по уровню), стробируемый сигналом BALE. При прямом доступе к памяти эти сигналы действительны в течение всего цикла обмена, как и SA0…SA19. В режиме MASTER эти сигналы вырабатывает устройство, захватившее магистраль. Тип выходных каскадов - три состояния.

[С9] - (Memory Read - чтение памяти) - строб чтения данных из памяти. Память должна выставлять данные при активизации этих сигналов. Сигнал - MEMR вырабатывается при обращении ко всем адресам. В режиме MASTER этот сигнал вырабатывает устройство, захватившее магистраль. Тип выходного каскада - три состояния.

[С10] - (Memory Write - запись памяти) - строб записи данных в память. Память должна принимать данные по положительному (заднему) фронту этого сигнала. Сигнал MEMW вырабатывается при обращении ко всем адресам. В режиме MASTER этот сигнал вырабатывает устройство, захватившее магистраль. Тип выходных каскадов - три состояния.

[D1] - (Memory Cycle Select - выбор цикла для памяти) - сигнал выставляется памятью для сообщения задатчику о том, что она имеет 16 разрядную организацию. При отсутствии этого сигнала выполняется 8 разрядный обмен. Сигнал вырабатывается при распознавании памятью своего адреса на линиях LA17…LA23. Процессор фиксирует его по заднему фронту сигнала BALE. Тип выходного каскада - открытый коллектор.

[D2] - (I/O Cycle Select выбор цикла для устройства ввода/вывода) - сигнал выставляется устройством ввода/вывода для сообщения задатчику о том, что оно имеет 16 разрядную организацию. При отсутствии этого сигнала выполняется 8 разрядный обмен. Сигнал вырабатывается при распознавании устройством ввода/вывода своего адреса на линиях SAO…SA15. Тип выходного каскада - открытый коллектор.

[D17] - (Master хозяин, задатчик) используется платой расширения, желающей стать задатчиком магистрали. В этом случае надо выставить сигнал DRQ и, получив в ответ сигнал -DACK, установить сигнал -MASTER, а затем через минимум один период SYSCLK можно выставлять адрес и через минимум два периода SYSCLK можно вырабатывать стробы обмена. Если -MASTER удерживается более 15 мкс, то динамическое ОЗУ компьютера требует регенерации (разрешения сигнала -REFRESH). Тип выходного каскада - открытый коллектор.

Обмен данными между ПЭВМ и периферийными устройствами может быть программно-управляемым, по прерыванию или с использованием механизмов прямого доступа к памяти (ПДП).

При программно-управляемом обмене осуществляется синхронная и асинхронная передача данных.

Синхронная передача данных предполагает, что при выполнении команд ввода и вывода, встречающихся в программе процессора, периферийное устройство готово к выдаче на шину данных информации, запрашиваемой микропроцессором или готово принять с шины данных информацию, выставляемую микропроцессором.

На рисунке 8.3 представлена схема, с помощью которой могут быть реализованы различные способы обмена. При синхронном выводе информации дешифратор на своём входе получает адрес выбираемого периферийного устройства (ПУ) и на соответствующем выходе (в нашем случае 3) вырабатывает сигнал разрешения записи в регистр RG1. По сигналу IOW в регистр RG1 производится запись информации с шины данных. Содержимое регистра RG1 постоянно передается периферийному устройству.

При синхронном вводе перед выполнением процессором команды ввод, необходимо, чтобы ПУ по сигналу строб приема записало в регистр RG2 информацию, подготовленную для ввода. Второй регистр RG2 имеет три состояния и в основном находится в высокоимпедансном состоянии, не влияющем на обменные процессы в шине данных.

Когда центральный процессор своей командой запрашивает искомые данные от ПУ, он на адресной шине выставляет код адреса запрашиваемого источника информации, который расшифровывается дешифратором (вывод 1) и при появлении сигнала IOR производится перевод второго регистра из высокоимпедансного состояния в состояние передачи хранимой информации на выход Q и, следовательно, на шину данных.

Рис. 8.3. Схема обмена внешних устройств с ПЭВМ

Триггер ТГ и соответствующий управляемый вентиль (УВ) используются при асинхронном способе обмена данными.

При асинхронной передаче, прежде чем произвести обмен данными с ПУ, микропроцессор проверяет готовность ПУ к обмену. На рисунке 8.3 приведена блок-схема алгоритма, иллюстрирующая этот процесс.

При асинхронном обмене ПУ должно располагать устройством, в котором фиксируется его готовность к обмену. На рисунке 8.1 таким устройством является триггер готовности ПУ (ТГ), который конструктивно является составной частью периферийного устройства.

Рис. 8.4. Блок-схема алгоритма асинхронного обмена

Если на дешифратор поступает код адреса, соответствующего триггеру готовности (команда чтения содержимого триггера готовности), то на втором выходе дешифратора формируется сигнал логической единицы, который совместно с сигналом IOR выводит управляемый вентиль УВ из третьего состояния и подключает выход ТГ к одному из разрядов шины данных. Микропроцессор анализирует это состояние и либо повторяет опрос состояния триггера (ПУ не готово), либо выбирает для чтения регистр RG2 используя соответствующую адресацию и сигнал IOR управляя входом &EZ второго регистра.

В обеих рассмотренных режимах обмен данными осуществляется по командам от процессора. В задачах, когда управление обменом инициируется ПУ используется режим передачи данных с прерыванием. В этом случае ПУ формирует для процессора специальный сигнал прерывания, по которому процессор приостанавливает выполнение основной программы и автоматически переходит к программе обслуживания прерывания, после выполнения которой он может вернуться к выполнению основной программы.