1.2.1. Внутренняя организация зу с произвольным доступом

Рассмотрев внешние характеристики типичного модуля памяти, перейдем теперь к его внутренней организации. Одна из возможных схем, позволяющих выбирать произвольную ячейку ЗУ в нужный момент времени, показана на

рис. 1.2.

Рис. 1.2

В приведенной схеме операция чтения или записи выполняется одновременно для всех запоминающих элементов (ЗЭ) одной строки. Каждая строка представляет собой ячейку, хранящую одно информационное слово и имеющую свой адрес. Встроенный в ИМС дешифратор «1 из 2ⁿ» служит для выбора ячейки по заданному адресу, и соответственно выходные 2ⁿ линий дешифратора называют линиями выборки слова (Вб.).

В запоминающем элементе (рис. 1.3) для хранения информации использу-

ется триггер D-типа. Это определяет следующий алгоритм функционирования модуля при записи или чтении. В режиме чтения активизируется требуемая линия выборки Вб. дешифратора памяти. При этом состояние триггера через элементы 2И и 2ИЛИ выбранной ячейки передается на выход ЗУ и используется системой по назначению.

Линия записи в данном случае не должна быть активной, чтобы триггер ЗЭ сохранял своё предыдущее состояние.

Запись информации в ЗЭ производится также после подачи сигнала Вб. При этом два логических элемента 2И оказываются разрешенными, что позволяет скоммутировать входную информацию на вход D-триггера и при подаче положительного фронта сигнала записи осуществить переключение элемента памяти и запоминание входной информации.

Представленная на рис. 1.2 схема дает возможность организовать обращение со стороны процессора в

произвольную строку матрицы и в

произвольный момент времени. В связи с этим устройства рассмотренного типа классифицируются как ЗУ с произвольной выборкой (ЗУПВ).

Недостатком рассмотренной схемы является наличие больших затрат аппаратуры на построение дешифратора строк. Так, например, при числе адресных линий, равном n = 10, сложность линейного дешифратора составит величину C = n∙2ⁿ=10∙2¹⁰=10240 элементарных входов.

Для устранения данного недостатка выполним реорганизацию схемы дешифрации, передав часть функций блока DС самому ЗЭ.

1.2.2. Зу с двумерной адресацией и двунаправленной шиной данных

Если множество адресных линий дешифратора памяти разделить на два подмножества, то суммарная сложность устройства выборки будет существенно уменьшена (рис. 1.4). Схемы с таким способом организации адресных шин получили название ЗУ с двумерной адресацией. Сложность дешифратора при этом определяется формулой

при n = 10.

В общем случае структурная схема ЗУ с двумерной адресацией и двунаправленной линией данных может быть представлена в следующем виде (рис. 1.5). В приведенном устройстве оба дешифратора работают одновременно.

Это позволяет активизировать две линии выборки и адресовать 1 бит памяти в текущий момент времени. Для считывания m - разрядного слова из ЗУ требуется m одинаковых интегральных модулей, выбираемых параллельно под

управлением одного и того же адреса. Внутренняя структура запоминающего элемента ЗУ с двумерной адресацией и двунаправленной шиной данных в частном случае может быть представлена схемой, приведенной на рис. 1.6.

Устройство работает следующим образом. В режиме чтения сигнал = 1, и выход элемента 4 с высоким сопротивлением шины находится в рабочем режиме. При этом если сигналыВб.стр. и Вб.стл. равны «1» одновременно, то при наличии потенциального сигнала strob = 1 со-

держимое триггера ЗЭ выводится на трехстабильную шину ячейки. В режиме записи сигналы дешифраторов также указывают на ячейку памяти, но теперь уже приемник данных. Сигнал устанавливается в ноль, что вызывает запирание элемента 4, то есть установку на его выходе третьего состояния (R_off).

В результате данных действий на входе DIO оказывается возможной установка вводимого бита. Далее, на вход strob подается короткий импульс стробирования, который и инициирует запись бита в триггер. Последующее переключение импульса записи в единицу позволяет отпереть выходную шину элемента 4 и включить выходную шину ЗЭ в рабочий режим.