4.Счетчики

Счетчики - это устройства предназначенные для подсчета числа сигналов, поступающих на его вход и фиксация этого числа в виде кода хранящегося в триггерах. Количество разрядов счетчика определяется наибольшим числом, которое должно быть получено в каждом конкретном случае. Для подсчета и выдачи результата счетчики имеют один вход и n выходов, где n -количество разрядов. В общем случае счетчик имеет 2? устойчивых состояния, включая и 0 -е. Количество устойчивых состояний называется коэффициентом пересчета счетчика (М= 2?).

По назначению счетчики подразделяются на: простые и реверсивные.

Простые счетчики- счетчики, работающие только на сложение или вычитание.

Реверсивный счетчик может работать и на сложение и на вычитание.

Суммирующий счетчик предназначен для выполнения счета в прямом направление, т.е. с приходом очередного сигнала показатель счетчика увеличивается на 1.

Вычитающий счетчик предназначен для счета в обратном направлении, т.е. с приходом новогосигнала счетчик уменьшается на 1 .  По способу организации счета счетчики бывают:  асинхронные или синхронные.

По способу организации цепей переноса между разрядами счетчика счетчики бывают:  последовательные, параллельные и частичнопараллельные.

Видно, что триггер младшего разряда переключается каждым счетным импульсом, т.е. входом счетчика служит вход этого триг­гера. Состояния второго и третьего триггеров меняются соответст­венно каждым вторым и четвертым импульсом. Это обеспечивается последовательным соединением триггеров.

Из правила прибавления к двоичному числу единицы также известно, что изменение значения i-го разряда происходит тогда, когда до прибавления очередной единицы все предыдущие разряды были единицами. Отсюда следует правило: если триггеры имеют прямой счетный вход, то он подключается к инверсному выходу предыдущего триггера; если имеет инверсный вход, то он подклю­чается к прямому выходу.

Иллюстрирующий пример трехразрядного суммирующего счет­чика с временными диаграммами работы и условным изображени­ем приведен на рис. 13.27. Счетчик может принимать 8 различных состояний, которые повторяются через каждые 8 входных импуль­сов (Kn=8). С наибольшей частотой переключается триггер младшего разряда, следовательно, разрешающая способность счетчика определяется временем задержки переключение триггера (Тст=Ттг). Это положение распространяется на все типы двоичных счетчиков.

 

При подаче на вход вычитающего счетчика одного счетного импульса ранее записанное в нем число уменьшается на единицу. Принципы построения вычитающих счетчиков основаны на правилах вычитания двоичных чисел и отличаются от принципов построения суммирующих счетчиков лишь тем, что если триггеры имеют прямой вход +1, то его подключают к прямому выходу предыдущего триггера, если вход инверсный, то подключают к инверсному выходу.

5.Шифраторы, дешифраторы

Шифратор — это комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления, причем каждому входу может быть поставлено в соответствие десятичное число, а набор выходных логических сигналов соответствует определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа. Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением n  = 2^m, где n — число входов, m — число выходов. Так, для преобразования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет равно 16 (n = 2⁴ = 16), поэтому шифратор 10x4 (из 10 в 4) будет неполным.

Основное назначение шифратора  — преобразование номера источника сигнала в код (например, номера нажатой кнопки некоторой клавиатуры).

Дешифратором называется комбинационное устройство, преобразующее n-разрядный двоичный код в логический сигнал, появляющийся на том выходе, десятичный номер которого соответствует двоичному коду. Число входов и выходов в так называемом полном дешифраторе связано соотношением m = 2ⁿ, где n — число входов, а m — число выходов. Если в работе дешифратора используется неполное число выходов, то такой дешифратор называется неполным. Так, например, дешифратор, имеющий 4 входа и 16 выходов, будет полным, а если бы выходов было только 10, то он являлся бы неполным.

Дешифратор — одно из широко используемых логических устройств. Его применяют для построения различных комбинационных устройств.

Рассмотренные шифраторы и дешифраторы являются примерами простейших преобразователей кодов.

Преобразователями кодов, в общем случае, называют устройства, предназначенные для преобразования одного кода в другой, при этом часто они выполняют нестандартные преобразования кодов. Преобразователи кодов обозначают через X/Y.

Сумматор представляет собой комбинационное цифровое устройство (КЦУ), предназначенное в основном для суммирования двоичных чисел. Кроме того, с помощью сумматора могут выполняться вычитание, умножение, деление, преобразование чисел в дополнительный код и некоторые другие операции. Обычно сумматор состоит только из логических элементов, а результат операции направляется затем для записи в регистр. Классификация сумматоров может быть проведена по трем основным признакам:числу входов (полусумматоры, одноразрядные и многоразрядные сумматоры). Многоразрядные сумматоры, в свою очередь, подразделяются на последовательные и параллельные; последние по способу организации межразрядных переносов подразделяются на сумматоры с последовательным и параллельным переносом и с групповой структурой; пособу тактирования (синхронные и асинхронные сумматоры);системе счисления (двоичные, двоично-десятичные и др.). Полусумматорами (рис. 4.8, 4.9) называют КЦУ с двумя входами (а, b)и двумя выходами, на одном из которых вырабатывается сигнал суммы (выход S),а на другом – сигнал переноса (выход Р).

Рис. 4.8. Условное обозначение полусумматора	Рис. 4.9. Схема полусумматора на логических элемента

Одноразрядным сумматором (рис. 4.10, 4.11) называют КЦУ с тремя входами и двумя выходами. Кроме двух входов для чисел он имеет третий вход, на который подается сигнал переноса из предыдущего разряда. Одноразрядный сумматор является основным элементом многоразрядных сумматоров. Он выполняет арифметическое сложение одноразрядных двоичных чисел a_i и b_i и перенос P_i-1 из предыдущего разряда с образованием на выходе суммы S_i и переноса P_i в старший разряд (табл. 4.6). Аналогичным способом могут быть построены логические схемы вычитателей. Как сумматоры, так и вычитатели предназначены для выполнения основных арифметических операций – сложения и вычитания. Имея на входе дополнительные средства для изменения знака второго аргумента, сумматор может прибавлять к первому слагаемому второе с измененным знаком,  т.е. вычитать, а вычитатель – вычитать из уменьшаемого вычитаемое с измененным знаком, т.е. прибавлять. Таким образом, в арифметико-логических устройствах (АЛУ) в большинстве случаев используется только один из двух рассматриваемых узлов, традиционно – именно сумматор, хотя по всем показателям вычитатель подобен сумматору.

Рис. 4.10. Условное обозначение одноразрядного сумматора

Рис. 4.11. Схема одноразрядного сумматора на логических элементах

Операции сложения и вычитания бывают последовательными и параллельными. В данном случае под последовательностью понимается поочередное, разряд за разрядом, сложение (или вычитание) на одноразрядной схеме с задержкой переносов (или займов) для использования их как третьих аргументов в следующем такте, т. е. в разряде.

При параллельных сложениях (или вычитаниях) используются столько одноразрядных сумматоров (или вычитателей), сколько разрядов в исходных числах (точнее – сколько разрядов в самом большом из них числе). Эти одноразрядные сумматоры взаимодействуют между собой по цепям переносов (или займов). Очевидно, что полный параллелизм при этом не достигается, так как переносы и займы распространяются с некоторой, хотя и небольшой, задержкой от младших разрядов к старшим. Имеется в виду схемное распространение займа в отличие от логического, направленного в противоположную сторону. Проблема сокращения времени распространения переносов (или займов) по разрядам – одна из главных при проектировании АЛУ. Отметим некоторые особенности логики работы сумматоров и вычитателей: сумма равна 1, если единичные значения принимает нечетное число аргументов; выходной перенос равен 1, если единичные значения принимают больше двух аргументов; разность равна 1, если при отсутствии входного займа из 1 вычитается 0 или из 0 вычитается 1; она также равна 1, если аргументы равны при наличии входного займа. Выходной заем равен 1, если из 0 вычитается 1, а также если аргументы равны при наличии входного займа.

структуре АЛУ часто присутствует накопительный блок, состоящий из комбинационного сумматора (или вычитателя) и регистра результата. Подобный блок необходим при реализации последовательного алгоритма вычислений, когда вновь поступающий аргумент прибавляется к ранее накопленному результату или из него вычитается, а новый результат вычислений заменяет исходный. Функцию накопительного блока, сочетающего функции сумматора (или вычитателя) и регистра, может выполнять набор Т-триггеров, работающих в режиме инверсии состояния, т.е. сложения по модулю 2. Такой сумматор на основе T-триггеров называют накопительным. Он уже является не комбинационным устройством, а конечным автоматом, поскольку обладает памятью. перации сложения (или вычитания) с учетом переноса (или займа) выполняются всегда над тремя аргументами, поэтому накопительный сумматор (или вычитатель) должен содержать управляющие коммутационные схемы, чтобы разнести сложение (или вычитание) на два такта. В этом состоит главный его недостаток. В остальном накопительный сумматор (или вычита- тель) – самый простой и экономичный. Помимо несложных коммутационных схем он содержит дополнительно только цепи переноса (или займа).

Булевы функции, описывающие работу одноразрядного двоичного сумматора (по табл. 4.6), можно записать в следующем виде:

Для обработки многоразрядных чисел объединяется соответствующее число одноразрядных сумматоров. При этом отдельные разряды обрабатываемых чисел А и В подаются на входы a_i и b_i. На вход P_i подается перенос из предыдущего, более младшего разряда. Формируемый в данном разряде перенос P_i+1 передается в следующий, более старший разряд. Такая организация процесса формирования переноса, называемая последовательным переносом, снижает быстродействие многоразрядного сумматора, так как получение результата в старшем разряде сумматора обеспечивается только после завершения распространения переноса по всем разрядам. Поэтому иногда организуется параллельный перенос.