Ram: 512 байта.
Прерывание:
Семь внешних контактов прерываний (IRQ 0…5),
30 внутренних прерываний,
три уровня приоритета.
Контроллер шины:
пространство адреса может разделяться на восемь областей, с независимой спецификацией шины в каждой области;
Chip select доступен для областей 0 – 3 DRAM;
8- или 16-битовое смещение для каждой области;
двух- или трех - уровневый доступ для каждой области;
выбор четырех способов ожидания;
арбитраж шины.
Регенерация DRAM:
допускает непосредственное подключение 16-битового DRAM;
CAS -перед- RAS;
метод избирательной регенерации позволяет подключать псевдо-статическое RАМ;
метод избирательной регенерации пригоден для повторного запуска таймера интервала.
Контроллер прямого доступа в память (DMAC).
Короткий режим адреса:
доступно до четырех каналов,
выбор режима I/O (холостой режим, или режим повторения),
может активизироваться сравнением match/input прерываний из ITU каналов 0 - 3, SCI прерывания - передатчик данных пуст и приемник данных заполнен.
Режим полного адреса внешнего запроса:
максимум два канала доступно,
выбор нормального или блочного режима передачи.
активизируется сравнением match/input прерываний из ITU каналов 0…3, внешними запросами, или автозапросом контроллера DMA (DMAC).
16-bit таймеры (ITU):
пять 16-битовых канала, способные вырабатывать до 12 выходных импульсных последовательностей и принимать до 10 входных импульсных последовательностей;
16-битные счетчики (каналы 0 - 4);
два мультиплексных выходных compare/input (каналы 0 - 4);
функционирование может быть синхронизировано (каналы 0 - 4);
режим широтно-импульсной модуляции PWM (каналы 0 - 4);
фаза, режим счета доступен (канал 2);
буферизация (каналы 3 и 4);
синхронизованный по сбросу режим PWM (каналы 3 и 4);
дополнительный режим PWM (каналы 3 и 4);
DMAC может активизироваться сравнением match/input через прерывание А (каналы 0 - 3).
Программируемый контроллер синхронизации (TPC):
максимум 16-фазный выход, использует ITU как базу времени;
четыре 4-фазных выхода (или одна 16 - фазная группа, или две 8-фазных);
доступен режим Non-overlap;
выходные данные могут передаваться DMAC.
Таймер интервала (WDT):
сигнал Reset может генерироваться данным таймером;
сигнал Reset может поступить с внешнего входа (1 канал);
пригоден и как таймер интервала.
Последовательный интерфейс (SCI):
асинхронной или синхронной способ связи;
полный дуплекс;
в чипе 2 канала.
АЦП (А/D):
разрешение - 10 бит;
восемь каналов, с выбором одного или нескольких (в режиме сканирования);
конверсионное опорное напряжение;
схема выборки / хранения;
оцифровка за 8 мкс;
возможность внешнего запуска.
Порты ввода/вывода (I/O):
38 линий ввода вывода;
8 линий только ввод.
Назначение выводов и конструктивные особенности микроконтроллера смотри в H8/3002 Hardware Manual (файл Akrobat Reader – H83_020h.pdf). Как видим только перечисление возможностей контроллера достаточно велико.
Сведения об основных регистрах приведены ниже.
Рис. 15.5. Основные регистры процессора
Системные регистры ЦП не рассматриваются в данной работе.
Восемь, ниже перечисленных, способов адресации поддерживаются процессором:
— Register direct [Rn]
— Register indirect [@ERn]
— Register indirect with displacement [@(d:16, ERn) or @(d:24, ERn)]
— Register indirect with post-increment or pre-decrement [@ERn+ or @–ERn]
— Absolute address [@aa:8, @aa:16, or @aa:24]
— Immediate [#xx:8, #xx:16, or #xx:32]
Program-counter relative [@(d:8, PC) or @(d:16, PC)]
Memory indirect [@@aa:8].
Пространство адресов расписано ниже (рис. 3.4 и рис. 3.5)
Рис. 15.6. Конфигурация регистров
Рассмотрим отдельные регистры устройств: адреса и назначение.
Модель блока таймеров (ITU) сложнее модели Interrupt Controller, портов – проще. Выбор микроконтроллера для конкретной разработки достаточно сложная задача. Стандартные вопросы: объем ОЗУ, ППЗУ, разрядность и быстродействие АЦП, ЦАП, количество портов ввода/вывода и т.п. требуют детального анализа эффективности принимаемых решений. H4sf5a95.pdf входящий в комплект документов, прилагаемых к лабораторной работе, позволит Вам разобраться в гибкости предложений по структуре на примере 4-битовых микроконтроллеров фирмы Hitachi.
Первым шагом в применении микроконтроллеров обычно является создании небольших универсальных плат с окружением микроконтроллера аналоговыми, цифровыми, импульсными входами/выходами.
Небольшой модуль на микропроцессоре H8 (рис. 15.8) обеспечивает доступ в Internet (рис. 15.9), снабжен последовательным интерфейсом (RS-232) для связи с компьютером, допускает использование внешнего модема. Пользователи могут управлять дистанционными устройствами на веб страницах через JavaScript и Java приложения. Модуль обеспечивает обмен по сети I2C, оптимизирован для контрольно-измерительной аппаратуры, промышленной, и домашней автоматики, имеет возможность подключения линейного ССД фотоприемника и т. п.
Рис. 15.7. Адресное пространство процессора
Связь по SLIP, ICPM, TCP/IP, http, речевая команда; 16K FLASH; программирование ESP, HTML with JavaScript, VBScript, Java; цифровых выходов – 8; цифровых входов – 6; аналоговых входов – 8; I2C - мастер;RS-232 шина; 56 мм на 25 мм. |
|
Рис. 15.8. Печатная плата с микропроцессором |
|
Рис. 15.9. Связи микропроцессора
Рис.15.10. Структура развитой системы гибких модульных средств
Многофункциональные модульные средства с перестраиваемой архитектурой (МСПА) являются основным рабочим средством автоматизации производства и научных исследований. Разработчики и изготовители технологического оборудования при выборе цифровой среды контроля и управления отдают предпочтение открытым системам, в первую очередь МСПА.
На рис.15.10 приведена структура развитой системы гибких модульных средств, построенная на основе линий передачи данных (верхний уровень иерархии – шина USB2), шин транспорта средней производительности (сеть средней производительности - USB1) и сети нижнего уровня.
Производительность сети верхнего уровня (порядка 50 Мбайт в секунду) обеспечивает транспорт потоков данных как между модулями с высокой вычислительной загрузкой, так и высокоскоростными приборами, например,
цифровыми телекамерами. Сегодня наметилась тенденция к реализации верхнего уровня иерархии системы на базе компьютеров общего применения как более дешевого варианта комплектации системы. Данный уровень иерархии, как правило, можно установить в отапливаемом помещении с нормальными климатическими условиями, в которых реально обеспечивается надежность работы PC.
Средний уровень системы обладает достаточной вычислительной мощностью для решения задач управления и контроля в реальном времени, и на верхний уровень поступает информация, чаще всего, статистического характера.