5.3.1. Запоминающие элементы озу и пзу

Н а рис. 5.16. приведена принципиальная электрическая схема статического ЗЭ на биполярных транзисторах. Данный элемент использует технологию ТТЛ и предназначен для применения в ЗУ с двухмерной адресацией. Его основу составляют два инвертора, выполненных на трехэмиттерных транзисторах VT1 и VT2. Инверторы включены последовательно и охвачены глубокой положительной обратной связью (ПОС). Две пары попарно объединенных эмиттеров транзисторов образуют выводы выборки элемента CS1 и CS2. Третья пара эмиттеров транзисторов образует прямой Р1, и инверсный Р2 выходы элемента, которые через входные сопротивления усилителя считывания подключены к общей шине.

В

Рис. 5.16. Структурная схема 3Э статического ОЗУ

режиме хранения на один или оба выхода выбор ки (CS1, CS2) ЗЭ полается напряжение низкого уровня. При этом триггер, образованный инверторами, находится в одном из устойчивых состояний. Предположим, что транзистор VT1 насыщен, a VT2 - заперт. Весь ток насыщенного транзистора VT1 замыкается через один из выводов выборки элемента на общую шину. Поэтому в цепи вывода Р1 ток отсутствует и информация из ЗЭ не попадает на вход усилителя считывания.

Для считывания информации на оба входа выборки элемента необходимо подать напряжение высокого уровня. При этом единственным путем протекания тока насыщенного транзистора остается выходной вывод Р1 ЗЭ. Этот ток создает на входном сопротивлении усилителя считывания напряжение, полярность которого соответствует записанной в элемент информации.

Следует отметить, что при считывании из элемента информации она не теряется. При подаче на один или оба входа выборки напряжения низкого уровня триггер продолжает оставаться в том же состоянии. При необходимости записать и элемент новую информацию на него также первоначально подаются сигналы выборки. После чего на внешних шинах устанавливается полярность напряжения, соответствующая новой информации. Для рассматриваемого случая на вывод Р1 подается напряжение высокого уровня, а на Р2 - низкого уровня. При этом, так как все цепи протекания эмиттерного тока транзистора VT1 оказываются разорванными, на его коллекторе формируется напряжение высокого уровня. Это напряжение насыщает транзистор VT2, который, формируя на своем коллекторе напряжение низкого уровня, подтверждает запертое состояние транзистора VT1. В ЗЭ записывается новая информация. После снятия с элемента сигналов выборки новая информация будет храниться в триггере до момента очередной перезаписи.

Запоминающие элементы динамических ОЗУ

Запоминающие элементы динамических ОЗУ построены на базе МОП-транзисторов. Здесь используется тот факт, что у МОП-транзистора высокое входное сопротивление. Это позволило построить схемы ЗЭ, у которых входной ток близок к нулю. В основу положен принцип накопления и восстановления (регенерации) заряда на затворе МОП транзистора. Основой ЗЭ является паразитная емкость Сп, накапливающая заряд. Из-за постепенного разряда Сп за счет токов утечки необходимы схемы восстановления заряда.

П ериодическое, а не постоянное поступление энергии в ЗЭ позволяет сократить потребляемую мощность и упростить схему, что снижает размер площади и увеличивает плотность компоновки на кристалле. На рис. 5.17. приведена схема ЗЭ динамического типа. В режиме записи VT1 и VT3 совмещают функции возбуждения разрядных шин и нагрузки для транзисторов триггера VT2, VT4.

В

Рис. 5.17. Структурная схема 3Э динамического ОЗУ

режиме записи подаются положительный импульс в адресную шину ША и отрицательный - в разрядную шину ШР0 либо ШР1 в зависимости от того, записывается логический «0» или логическая «1». При этом VT1 или VT3 открывается, информация заносится в триггер. Информация хранится в виде зарядов паразитных емкостей Сп1 и Сп2, причем «0» хранится неограниченное время, а «1» из-за токов утечки должна периодически восстанавливаться. Для регенерации информации периодически возбуждается шина ША и одновременно на разрядные шины подается одинаковое по знаку напряжение. В этом состоит одна из отличительных особенностей динамических ОЗУ.

В режиме считывания возбуждают ША, как бы подключая источник питания к триггеру, и ток считывания через VT1 или VT3 поступает в соответствующую ШР - в ШР0, если хранился «0», или в ШР1, если хранилась «1».