46

Міністерство освіти і науки України

Національний університет “Львівська політехніка”

Кафедра СКС

Курсова робота

на тему:

" Проектування системи обміну пакетами даними "

з дисципліни:

“ ДОСЛІДЖЕННЯ ТА ПРОЕКТУВАННЯ КОМП’ЮТЕРНИХ СИСТЕМ ТА МЕРЕЖ Ч.1 ”

Виконав:

Перевірив:

Львів – 201

Анотація

У цій курсовій роботі проводиться проектування системи обміну пакетами даними та розробка її Verilog HDL-моделі засобами Qsys.

Основою даного мікрокомп’ютера є мікропроцесор Nios II – 32-розрядний RISC мікропроцесор.

Також потрібно спроектувати архітектуру системи обміну пакетами згідно варіанту з використанням мови апаратного опису Verilog HDL та середовища Qsys. Вибраний спосіб побудови моделі пристрою за допомогою цієї мови та інструментального засобу Quartus та Qsys забезпечує можливість швидкої модифікації архітектури.

Зміст

	Завдання………………………………………………………………..	4
	Вступ…………………………………………………………………...	5
1.	Середовище розробки Qsys…………………………………………..	7
1.1.	Архітектура Qsys систем……………………………………………..	7
1.2.	Функції середовища Qsys…………………………………………….	10
2.	Інтерфейс Avalon-MM………………………………………………...	11
2.1.	Високорівневий опис…………………………………………………	12
2.2.	Функції інтерфейсу…………………………………………………...	13
3.	Інтерфейс Avalon-ST………………………………………………….	19
3.1.	Високорівневий опис…………………………………………………	19
3.2.	Поєднання інтерфейсів Avalon-ST та Avalon-MM………………….	20
4.	Компоненти середовища Qsys………………………………………..	22
4.1.	Апаратна структура компонентів……………………………………	23
4.2.	Визначені користувачем компоненти………………………………..	24
4.3.	Організація файлів компонентів……………………………………..	25
5.	Розробка алгоритму…………………………………………………...	26
5.1.	Аналіз завдання……………………………………………………….	26
5.2.	Граф-схема алгоритму………………………………………………..	27
5.3.	Розробка елементів системи………………………………………….	29
6.	Результати роботи…………………………………………………….	31
	Висновок……………………………………………………………….	32
	Список використаних джерел………………………………………..	33
	Додатки………………………………………………………………...	34

Завдання

Розробити систему обміну повідомленнями, яка складається з генератора чисел, співпроцесора та монітора.

Дані та керуючі сигнали між генератором, співпроцесором і монітором мають передаватися засобами інтерфейсу Avalon-ST, розробленим компанією Altera. Зв'язок із системою має здійснюватися засобами інтерфейсу Avalon-MM.

Генератор має передавати пакети розміром 32 байт. Вміст кожного байту пакету – порядковий номер цього байту в пакеті.

Співпроцесор має множити на два вмісту кожного байту пакету.

Монітор має виконувати вивід номеру пакету та значення пакету на чотири семисегментні індикатори навчальної плати DE-0.

Інтерфейс Avalon-ST має мати такі сигнали:

• Дані, розмір шини 8 біт;

• Сигнал початку пакету;

• Сигнал кінця пакету;

• Сигнал валідності передачі.

Вступ

Мета курсового проекту полягає в опануванні методів проектування вузлів мікропроцесорних систем на прикладі створення мікропроцесорних систем засобами Quartus та Qsys з використанням мови апаратного опису Verilog HDL, тестуванні роботи мікропроцесорної системи на апаратному рівні. Розроблюваний пристрій є різновидом мікрокомп’ютерів. Він містить усі стандартні пристрої, необхідні для реалізації цифрової системи мінімальної конфігурації, а саме — процесор, пам'ять команд, пам'ять даних, внутрішній тактовий генератор, асинхронний інтерфейс для відлагодження, монітор для виводу інформації.

Основну увагу під час розробки системи обміну повідомленнями приділено проектуванню архітектури системи обміну повідомленнями з використанням мови апаратного опису Verilog HDL та засобів середовища Qsys. Вибраний спосіб побудови моделі пристрою за допомогою мови Verilog HDL та інстру­ментальних засобів Quartus та Qsys фірми Aldec забезпечує можливість швидкої модифікації архітектури, є самоописовим, тобто він дозволяє шви­дко виявляти та усувати помилки проектування. Альтернативою опису моделі за допомогою мов апаратного опису є схемотехнічний синтез та синтез архітектури мікропроцесорної системи з використанням функцій алгебри логіки.

Метод схемотехнічного синтезу базується на синтезі з використанням як окремих логічних функцій, так і елементів, що побудовано на основі логічних функцій. Схемотехнічний дизайн є зручним і наочним для схем невеликої складності. Проте цей метод є практично неприйнятним для схем великої складності (від 10 тисяч логічних елементів), оскільки складно формулюється, не дає змоги швидко модифікувати проект, вчасно виявляти та усувати помилки проектування.

Незручність схемотехнічного проектування складних систем дала поштовх розробці низки мов проектування. Зокрема, на початку 80-х років почалася розробка мови Verilog HDL (Verilog hard­ware description language) Філом Марбі та Прабу Гоелом у фірмі Automated Integrated Design Systems (з 1985 року Gateway Design Automation) як мову моделювання апаратури.

Мова Verilog дозволяє охопити водночас декілька рівнів проектування — від архітектурного до логічного. Ця мова апаратного опису дає змогу описати пристрій як на поведінковому, так і на структурному рівнях та провести симуляцію. Тут синтез топології кристала виконують засобами автоматизованого синтезу на основі поведінкового та структурного описів пристрою. У складних проектах застосування мови Verilog та потужного засобу логічного синтезу дозволяє синтезувати пристрої, які за ефективністю перевищують аналогічні, з використанням схемотехнічного методу синтезу.