Архитектура процессора sparc t3
Процессор SPARC T3 расширяет многопроцессорную/многопоточную инициативу Oracle с помощью изящной и устойчивой архитектуры, которая поставляет реальную производительность приложениям. На рисунке 2 представлена блок-схема процессора SPARC T3, а на рисунке 3 - расположение элементов на кристалле.
Рисунок 2. Блок-схема процессора SPARC T3.
Рисунок 3. Процессор SPARC T3.
Процессор SPARC T3 имеет интерфейсы когерентных связей, что позволяет обеспечить взаимодействие до четырех процессоров SPARC T3 в системе, без дополнительных внешних микросхем концентратора. В процессоре имеется 6 когерентных связей, каждая с 14 битами в каждом направлении, достигающем 9.6 Гбит/с. Каждый кадр имеет 168 битов, таким образом, максимальная частота кадров - 800 миллионов кадров в секунду. SPARC T3 имеет два контроллера когерентных связей (Coherence Unit). Каждый включает два модуля когерентности и упорядочивания (COU), три модуля структурирования связей (LFU) и перекрестную панель (CLX) между COU и LFU. Каждый COU взаимодействует с двумя парами банка L2. Когерентные связи запускают протокол когерентности кэша по FB-DIMM, как физический интерфейс. Скорость обращения к памяти в SPARC T3 была увеличена до 6.4 Гбит/с, в то время как у процессора UltraSPARC T2 Plus - 4.8 Гбит/с и 4.0 Гбит/с - у UltraSPARC T2.
Процессор SPARC T3 может поддерживать реализации с одним, двумя и четырьмя сокетами. Два сокета SPARC T3, также как и четыре сокета, соединяются шестью когерентными связями процессоров, не требуя при этом никакой дополнительной схемы.
Ядро процессора sparc t3
На рисунке 6 показана блок-схема одного SPARC ядра в процессоре SPARC T3. До 16 ядер поддерживаются в процессоре.
Рисунок 4. Блок-схема ядра процессора SPARC T3.
Компоненты, реализованные в каждом ядре, включают следующие.
Логическое устройство прерывания. Логическое устройство прерывания (TLU) обновляет машинное состояние, а также обрабатывает исключения и прерывания.
Модуль вызова команды. Модуль вызова команды (IFU) включает кэш инструкции на 16 Кбайт (32-байтовые строки, ассоциативный набор с 8 каналами) и полностью ассоциативный буфер поиска преобразования инструкции с 64 записями (ITLB).
Целочисленный модуль выполнения. Два целочисленных модуля выполнения (EXU) предоставляются на ядро с четырьмя потоками, совместно использующими каждый модуль. Восемь регистровых окон предоставляются на поток со 160 целочисленными регистровыми файлами (IRF) записи на поток.
Плавающая точка / графический модуль. Плавающая точка / графический модуль (FGU) предоставляется в пределах каждого ядра и это совместно используется всеми восемью потоками, присвоенными ядру. Тридцать две записи регистрового файла с плавающей точкой предоставляются на поток. Реализуется сплавленная инструкция Mul/Add с плавающей точкой.
Потоковый процессор. Каждое ядро содержит потоковый процессор (SPU), который обеспечивает криптографическую совместную обработку.
Блок управления памятью. Блок управления памятью (MMU) обеспечивает аппаратный табличный обход (HWTW) и поддерживает страницы на 8 Кбайт, на 64 Кбайта, на 4 Мбайта и на 256 Мбайт.
Блок загрузки-сохранения. Блок загрузки-сохранения (LSU) включает в себя кэш данных на 8 Кбайт (16-байтовые строки, ассоциативный набор с 4 каналами) и полностью ассоциативный буфер поиска преобразования данных с 32 записями (DTLB).