МОСКОВСКИЙ ИНЖЕНЕРНО-ФИЗИЧЕСКИЙ ИНСТИТУТ

(ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ)

Факультет КИБЕРНЕТИКИ

Кафедра "Компьютерные системы и технологии"

РЕФЕРАТ

по курсу "Архитектура вычислительных систем"

на тему:

Процессорная архитектура Sun SPARC. SPARC T3

Студент гр. К9 - 122 Савин Никита Игоревич

Преподаватель Чепин Евгений Валентинович

г.

Оглавление

Структурная нотация

Введение

Общая информация

Архитектура процессора SPARC T3

Ядро процессора SPARC T3

Особенности конвейера

Интегрированные сети

Потоковый Процессор

Интегрированная поддержка PCI Express второго поколения

Управление электропитанием

Список литературы

Структурная нотация

P (SPARC T3) = 16Core <-> X (8*9 Crossbar) <-> 2Coherence Plane

 Core - ядро процессора;

 Crossbar - коммутатор для взаимодействия ядер с разделяемыми ресурсами;

 Coherence Plane - когерентный уровень.

Coherence Plane = Csh2 <-> 2COU <-> {MC, 3LFU}

 Csh2 - кэш-память второго уровня;

 COU (Coherence and Ordering Unit) - модуль когерентности и упорядочивания;

 MC (Memory Controller) - контроллер памяти;

 FLU (Link Framing Unit) - модуля структурирования связей.

Core = Csh1 - Rg - Ep{2Bp64, Fp64}

 Csh1 - кэш-память первого уровня;

 Rg - регистры;

 E - исполнительное устройство;

 B - устройство исполнения целочисленных операций;

 F - устройство исполнения операций с плавающей точкой;

 p (Pipeline) - конвейер (Ep, Bp, Fp).

Rg = {320Rg1 (IRF) 64, 64Rg2 (FPRF) 64,}

 IRF (Integer Register File) - целочисленный регистровый файл;

 FPRF (Floating-Point Register File) - регистровый файл с плавающей точкой.

Csh1= Csh1i (16KB, iTLB) - Csh1d (8KB, dTLB)

 Csh1i - кэш-память команд первого уровня;

 Csh1d - кэш-память данных первого уровня;

 iTLB - буфер ассоциативной трансляции команд;

 dTLB - буфер ассоциативной трансляции данных.

Введение

Сразу же после покупки компании Sun со стороны корпорации Oracle многие пользователи стали делать предположения о том, что процессорная архитектура Sun SPARC вскоре погибнет, так как Oracle сосредоточится на развитии северной архитектуры x86. Масло в огонь подлили и заявления главы Oracle Ларри Эллисона, утверждавшего, что чипы SPARC совершенно неконкурентны из-за их заоблачной цены. И, тем не менее, тогда Oracle заявляла, что продолжит развитие аппаратных решений Sun. Впервые о разработке чипов SPARC T3, также известных как Rainbow Falls, представители Sun рассказали еще на мероприятии Hot Chips весной 2010 года, а на конференции Oracle OpenWorld 2010 компания презентовала законченные версии. Они ориентированы на пользователей из среды крупного и среднего бизнеса и в большей степени ориентированы на работу с приложениями Oracle.16-ядерные процессоры SPARC T3 могут одновременно обрабатывать 128 потоков данных, а кроме того имеют встроенную аппаратную поддержку виртуализации, что позволяет на одном сервере включать несколько работающих экземпляров ОС. Как и в случае с чипами T2 и T2+, обращаться к новым процессорам можно будет напрямую, без использования внешних чипсетов, усложняющих серверную архитектуру и стоимость оборудования. Впрочем, практика показывает, что снижение стоимости архитектуры с лихвой окупается дороговизной самих центральных процессоров. Оригинальные чипы Niagara T1 не могли работать синхронно в одной системе, точно также чипы T2 поставлялись также только в однопроцессорных серверах. Для того, чтобы все-таки начать продажу многопроцессорных машин, Sun выпустила T2+, которые в 2009 году начали в поставляться 2 - и 4-процессорных системах. В случае со SPARC T3 производитель говорит, что один сервер штатно сможет управляться с 256 потоками данных. Все 16 ядер Rainbow Falls имеют интерфейсы для 16 выделенных банков кеш-памяти второго уровня. При всем этом, кеша третьего уровня у процессора нет. В Sun говорят, что для процессора можно будет покупать отдельную плату кеш-памяти третьего уровня, как это делала IBM в процессорах Power 4 и 5. SPARC T3 получил новинку: 4 дополнительных кеширующих модуля, которые смогут подключаться для синхронизации потоков в серверах, где имеется больше одного процессора. Модули также будут управлять локальным и удаленным доступом к памяти. По словам представителей компании, вся архитектура T3 выполнена по 40-нм техпроцессу. В дополнение к новому FPU (floating point unit) в процессоре появится секьюрити-сопроцессор третьего уровня. Первые версии этих сопроцессоров использовались на 8 ядер, сейчас он будет применяться на все 16 ядер. Прошлые версии сопроцессоров использовались для массового шифрования, создания хэшей, шифрования на базе эллиптических кривых. В новой версии появится еще и поддержка алгоритма шифрования SHA-2.

процессор архитектура ядро интерфейс