Лекции / Приложения / AppProcPins

Название

Тип

Описание

A[35:3]#

Вход-выход

Address. Сигналы адреса. Адресуют 2³⁶ байт физической памяти. В подфазе 1 адресной фазы по этим выводам передается адрес транзакции. В подфазе 2 по этим выводам передается информация о типе транзакции. Эти сигналы должны быть соединены с соответствующими выводами всех агентов системной шины. A[35:3]# защищены сигналами четности AP[1:0]#. A[35:3]# являются синхронизированными с источником сигналами и защелкиваются в соответствующих буферах сигналом ADSTB[1:0]#.

По заднему фронту сигнала RESET# (при переходе его от активного уровня к неактивному) процессор проверяет подмножество этих сигналов для определения конфигурации по включению питания (power-on configuration).

A20M#

Вход

Address-20 Mask. Маска адресной линии 20. Если сигнал находится в активном уровне, процессор маскирует линию адреса A20# перед поиском строки во внутреннем кэше или запуском транзакции чтения-записи по шине.

Активизация A20M# эмулирует i8086 с его пределами адресного пространства в 1 Мбайт. Поддерживается только в реальном режиме.

A20M# является асинхронным сигналом, однако для обеспечения его распознавания после команды вывода он должен быть действителен в течение сигнала TRDY# соответствующей транзакции вывода.

ADS#

Вход-выход

Address Strobe. Строб адреса. Подтверждает действительность адреса транзакции на линиях A[35:3]# и REQ[4:0]#. Все агенты шины следят за активизацией этого сигнала, для того чтобы начать проверку паритета, протокола, декодирование адреса, внутреннюю проверку или задержанные операции ID-соответствия, ассоциированные с новой транзакцией.

ADSTB[1:0]#

Вход-выход

Address Strobe. Сигналы строба адреса. Используются для защелкивания A[35:3]# и REQ[4:0]# по их нарастающему и падающему фронтам. Стробы ассоциированы с данными сигналами следующим образом:

ADSTB0# — REQ[4:0]#, A[16:3]#

ADSTB1# — A[35:17]#.

AP[1:0]#

Вход-выход

Address Parity. Паритет адреса. Управляются инициирующим устройством вместе с ADS#, A[35:3]# и типом транзакции на REQ[4:0]#. Сигнал паритета равен 1, если четное число защищаемых им сигналов равно 0, и 0, если нечетное число защищаемых сигналов равно 0 (активный уровень сигнала четности — низкий). Таким образом, сигнал паритета равен 1, если все защищаемые им сигналы равны 1. AP[1:0]# должны быть соединены с соответствующими выводами всех агентов системной шины процессора. Соответствие сигналов четности защищаемым сигналам показано в следующей таблице:

BCLK[1:0]

Вход

Bus Clock. Частота шины. Дифференциальная пара сигналов, определяющая частоту системной шины. Все агенты системной шины процессора должны принимать эти сигналы для установки своих выходов и защелкивания своих входов.

Все внешние временные параметры определяются относительно переднего фронта сигнала BCLK0 при пересечении им уровня V_CROSS.

BINIT#

Вход-выход

Bus Initialization. Инициализация шины. Может приниматься и устанавливаться всеми агентами системной шины. Таким образом, если он используется, то должен быть соединен с соответствующими выводами всех агентов системной шины. Если устройство формирователь сигнала BINIT# разрешено в течение конфигурации по включению питания, то BINIT# устанавливается для сигнализации о любом состоянии шины, которое препятствует надежному выполнению следующей операции.

Если прием сигнала BINIT# разрешен в течение конфигурации по включению питания, и сигнал находится в активном уровне, то все симметричные агенты шины сбрасывают свою LOCK# активность шины, и конечный автомат арбитража запроса шины. Агенты шины не сбрасывают свои IOQ и конечные автоматы отслеживания транзакций в течение приема активного уровня сигнала BINIT#. При приеме активного уровня BINIT# агенты шины будут реарбитрированы и попытаются завершить свои очереди шины и IOQ входы.

Если прием сигнала BINIT# запрещен в течение конфигурации по включению питания, центральный агент шины может обработать сигнал BINIT# в соответствии с логикой обработки ошибок системы.

BNR#

Вход-выход

Block Next Request. Блокировка следующего запроса. Сигнализирует об останове шины. Используется любым агентом, неспособным принять следующую транзакцию. В течение времени останова шины текущий владелец шины не может запустить никакую новую транзакцию.

BPM[5:0]#

Вход-выход

Breakpoint Monitor. Сигналы монитора контрольных точек и производительности. Они являются выходами процессора, которые индицируют статус контрольных точек и программных счетчиков, используемых для мониторинга производительности процессора. BPM[5:0]# должны быть соединены с соответствующими выводами всех агентов системной шины процессора.

BPM4# предоставляет PRDY# (Probe Ready) функциональность для TAP порта. PRDY# — это выход процессора, используемый средствами отладки для определения готовности процессора к отладке.

BPM5# предоставляет PREQ# (Probe Request) функциональность для TAP порта. PREQ # используется средствами отладки для запроса операции отладки процессора.

BPRI#

Вход

Bus Priority Request. Запрос приоритета шины. Используется для арбитража собственности системной шины процессора. Он должен быть соединен с соответствующими выводами всех агентов системной шины процессора. Прием активного уровня BPRI#, который устанавливается наиболее приоритетным агентом, заставляет всех остальных агентов остановить выдачу новых запросов, если эти запросы не являются частью текущей заблокированной операции. Приоритетный агент удерживает активный уровень BPRI# до тех пор, пока все его запросы не будут завершены. Затем он освобождает шину сбросом BPRI#.

BR0#

Вход-выход

BR0# управляет сигналом BREQ0# системы и используется процессором для запроса шины. В течение конфигурации по включению питания этот вывод проверяется для определения агента ID=0.

BSEL[1:0]

Вход-выход

Bus Select. Используются для выбора внешней тактовой частоты процессора:

Требуемая частота определяется процессором, чипсетом и генератором тактовых импульсов. Все агенты должны работать на одинаковой частоте.

COMP[1:0]

Аналоговый

COMP[1:0] должны быть терминированы на системной плате с использованием прецизионных резисторов.

D[63:0]#

Вход-выход

Данные. Предоставляют 64-битную шину данных между агентами системной шины процессора. Должны быть соединены с соответствующими выводами всех агентов. Текущее управляющее данными устройство устанавливает DRDY# для подтверждения действительности передачи данных.

D[63:0]# — сигналы с учетверенной накачкой (quad pumped) и должны быть переданы таким образом четыре раза за один период тактовой частоты. D[63:0]# защелкиваются по падающему фронту сигналов DSTBP[3:0]# и DSTBN[3:0]#. Каждая группа из 16 сигналов данных соответствует определенной паре из одного сигнала DSTBP# и одного DSTBN#:

Кроме того, DBI# определяют полярность сигналов данных. Каждая группа из 16 сигналов данных соответствует одному сигналу DBI#. Когда DBI# активен, соответствующая группа сигналов данных инвертируется и, таким образом, активным становится высокий уровень.

DBI[3:0]#

Вход-выход

Data Bus Inversion. Инвертирование шины данных. Являются синхронизированными с источником сигналами и определяют полярность сигналов D[63:0]#. DBI[3:0]# активизируются, когда данные на шине данных инвертированы. Агент шины инвертирует сигналы шины данных, если больше чем половина битов в соответствующей группе изменит свое значение в следующем цикле.

DBR#

Выход

Data Bus Reset. Сброс шины данных. Используется только в системах, в которых на системной плате не реализован порт отладки. DBR# используется планкой порта отладки таким образом, что соответствующий результат проверки может выполнить сброс системы. Если порт отладки реализован в системе, DBR# не подключается. DBR# не является сигналом процессора.

DBSY#

Вход-выход

Data Bus Busy. Шина данных занята. Устанавливается агентом, ответственным за управление данными на шине данных процессора, для информирования о том, что шина данных используется. Шина данных освобождается после того, как DBSY# снимается. Сигнал должен быть подключен к соответствующим выводам всех агентов системной шины процессора.

DEFER#

Вход

Задержка. Устанавливается агентом для указания того, что транзакция не может быть гарантированно завершена в требуемом порядке. Установка DEFER# — это нормальная реакция адресуемой памяти или агента ввода-вывода. Сигнал должен быть подключен к соответствующим выводам всех агентов системной шины процессора.

DP[3:0]#

Вход-выход

Data parity. Четность данных. Предоставляют защиту контроля четности для сигналов данных D[63:0]#. DP[3:0]# выдаются агентом, ответственным за управление сигналами D[63:0]#. Должны быть подключены к соответствующим выводам всех агентов системной шины процессора.

DRDY#

Вход-выход

Data Ready. Готовность данных. Устанавливается устройством, управляющим данными, при каждой передаче данных. Указывает на действительность данных на шине данных. При многотактовой передаче данных DRDY# может быть снят для ввода тактов ожидания. Сигнал должен быть подключен к соответствующим выводам всех агентов системной шины процессора.

DSTBN[3:0]#

Вход-выход

Data strobe. Строб данных. Используется для защелкивания данных D[63:0]#:

DSTBP[3:0]#

Вход-выход

Data strobe. Строб данных. Используется для защелкивания данных D[63:0]#:

FERR#/PBE#

Выход

Floating point error/Pending break event. Ошибка устройства с плавающей точкой/ Событие задержанного прерывания. Мультиплексированный сигнал, значение которого определяется сигналом STPCLK#. Когда STPCLK# не активен, FERR# сообщает об ошибке устройства с плавающей точкой и устанавливается, когда процессор детектирует немаскированную ошибку устройства с плавающей точкой. FERR# похож на сигнал ERROR# сопроцессора Intel 387 и включается для совместимости с системами, использующими MS-DOS технологию оповещения об ошибках устройства с плавающей точкой.

Когда STPCLK# активен, FERR#/PBE# указывает на то, что имеет место событие задержанного прерывания, ожидающего обслуживания. Активизация FERR#/PBE# указывает на то, что процессор должен быть возвращен к нормальному состоянию. FERR#/PBE# остается в активном состоянии до тех пор, пока не будет снят сигнал STPCLK#.

GTLREF

Вход

GTL Reference. Определяет эталонный уровень сигнала для входных выводов AGTL+. GTLREF должен быть установлен на уровне 2/3 VCC. GTLREF используется приемниками AGTL+ для определения того, находится ли сигнал в состоянии логического 0 или логической 1.

HIT#

HITM#

Вход-выход

Вход-выход

HIT# (Snoop Hit) и HITM# (Hit Modified) передают результаты операции проверки транзакции. Любой агент системной шины может установить оба этих сигнала вместе для указания того, что он требует останова проверки, которая может быть продолжена их переустановкой.

IERR#

Выход

Internal Error. Внутренняя ошибка. Устанавливается процессором в результате внутренней ошибки. Установка сигнала IERR# обычно сопровождается транзакцией SHUTDOWN системной шины процессора. Эта транзакция опционально может быть конвертирована в сигнал внешней ошибки (например, NMI) логикой ядра системы. Процессор удерживает IERR# в активном состоянии до установки RESET#.

IGNNE#

Вход

Ignore Numeric Error. Игнорировать числовую ошибку. Устанавливается для того, чтобы принудить процессор проигнорировать числовую ошибку и продолжить выполнение неконтролируемой команды с плавающей точкой. Если IGNNE# неактивен, процессор генерирует исключение неконтролируемой команды с плавающей точкой, если предыдущая команда с плавающей точкой вызвала ошибку. IGNNE# не имеет эффекта, если установлен бит NE управляющего регистра CR0.

IGNNE# — асинхронный сигнал. Однако для обеспечения его распознавания следующей командой записи ввода-вывода он должен быть действителен вместе с активным уровнем сигнала TRDY# соответствующей транзакции записи ввода-вывода.

INIT#

Вход

Initialization. Инициализация. Сбрасывает целочисленные регистры процессора без влияния на кэши или регистры устройства с плавающей точкой. Процессор начинает исполнение команд в соответствии с вектором по включению питания Reset, сконфигурированным в течение конфигурации по включению питания. Процессор продолжает обрабатывать поисковые запросы в течение периода действия сигнала INIT#. INIT# является асинхронным сигналом и должен быть соединен с соответствующими выводами всех агентов системной шины процессора.

Если принимается активный уровень сигнала INIT# во время перехода уровня сигнала RESET# от активного к неактивному, процессор выполняет BIST (Built-In Self-Test).

ITPCLKOUT[1:0]

Выход

ITPCLKOUT[1:0] — некомпенсированный дифференциальный тактовый выход, являющийся задержанной копией BCLK[1:0], входного сигнала процессора. Может быть использован как дифференциальный тактовый вход для ITP-порта материнской платы. Если выходы ITPCLKOUT[1:0] не используются, они должны быть надежно терминированы.

ITP_CLK[1:0]

Вход

ITP_CLK[1:0] являются копиями BCLK[1:0]. Используются только в таких системах, где нет отладочного порта на материнской плате. ITP_CLK[1:0] используются как эталоны BCLK[1:0] для отладочного порта, реализованного на планке. Если отладочный порт реализован в системе, выводы ITP_CLK[1:0] остаются подвешенными. Они не являются сигналами процессора.

LINT[1:0]

Вход

Local APIC Interrupt. Прерывание локального APIC (Advanced Programmable Interrupt Controller). Должны быть соединены с соответствующими выводами всех агентов шины APIC. Когда APIC запрещен, LINT0 становится сигналом INTR, маскируемым сигналом запроса прерывания, а LINT1 — сигналом NMI, немаскируемым запросом прерывания. INTR и NMI обратно совместимы с соответствующими сигналами процессора Pentium. Оба сигнала являются асинхронными.

Оба сигнала должны быть программно сконфигурированы посредством программирования BIOS регистров APIC для использования их либо в качестве INTR/NMI, либо LINT[1:0]. Поскольку APIC разрешен по умолчанию после Reset, назначение этих выводов как LINT[1:0] является конфигурацией по умолчанию.

LOCK#

Вход-выход

Указывает системе, что транзакция должна быть выполнена атомарно (непрерывно). Сигнал должен быть соединен с соответствующими выводами всех агентов системной шины процессора. Для заблокированной последовательности транзакций LOCK# должен быть активен от начала первой транзакции до конца последней.

Когда приоритетный агент устанавливает BPRI# для арбитража собственности системной шины процессора, он ожидает снятия сигнала LOCK#. Это позволяет симметричным агентам удерживать собственность системной шины процессора на всем протяжении операции блокировки шины и обеспечивает атомарность блокировки.

MCERR#

Вход-выход

Machine Check Error. Ошибка машинного контроля. Сообщает об ошибке, невосстанавливаемой без нарушения протокола шины. Им могут управлять все агенты системной шины процессора.

Условия активизации MCERR# конфигурируются на системном уровне. Варианты активизации определяются следующими опциями:

1. Разрешен или запрещен.

2. Устанавливается, если сконфигурирован, в случае внутренней ошибки вместе с IERR#.

3. Устанавливается, если сконфигурирован, по запросу инициатора транзакции шины, если он обнаружил ошибку.

4. Устанавливается любым агентом шины, когда он обнаруживает ошибку транзакции шины.

PROCHOT#

Вход-выход

Processor Hot. Процессор горячий. Как выход, сигнал переходит в активный уровень, если датчик температуры процессора детектирует максимально допустимую температуру. Это указывает на то, что должен быть активирован контур контроля температуры (TCC, Thermal Control Circuit), если он разрешен. Как вход, установленный системой, активизирует TCC, если он разрешен. TCC должен оставаться активным, пока система не снимет PROCHOT#.

PWRGOOD

Вход

Power Good. Питание в норме. Процессор требует от этого сигнала чистой индикации того, что тактовая частота и питание стабильны и удовлетворяют спецификации. "Чистый" подразумевает то, что сигнал остается на низком уровне (что способствует снижению тока утечки), без сбоев, с момента включения питания до тех пор, пока оно не придет к норме. Затем он должен монотонно перейти на высокий уровень. PWRGOOD может быть дезактивирован в любой момент, но тактовая частота и питание снова должны стать стабильными для возвращения его на активный уровень. Сигнал должен защитить внутренние контуры процессора от последовательности выходов напряжения питания за пределы нормы. Он должен оставаться на высоком уровне в течение всего времени выполнения операции сканирования границ.

REQ[4:0]#

Вход-выход

Request Command. Запрос команды. Должен быть соединен с соответствующими выводами всех агентов системной шины процессора. Устанавливаются текущим собственником шины для определения типа текущей активной транзакции. Эти сигналы синхронизированы с источником ADSTB0#.

RESET#

Вход

Переустанавливает процессор в известное начальное состояние. Делает недействительными внутренние кэши без обратной записи их содержимого. Для сброса по включению питания RESET# должен оставаться активным по крайней мере одну миллисекунду после того, как Vcc и BCLK достигнут требуемого уровня. При приеме сигнала RESET# все агенты системной шины должны сбросить свои выходы в течение двух тактов. RESET# не должен удерживаться более, чем 10 мс пока активен сигнал PWRGOOD.

Множество сигналов шины проверяются при переходе RESET# с активного уровня на неактивный для конфигурирования по включению питания:

RS[2:0]#

Вход

Response Status. Статус отклика. Управляются ответственным агентом (за завершение текущей транзакции). Должны быть соединены с соответствующими выводами всех агентов системной шины процессора.

RSP#

Вход

Response Parity. Четность отклика. Управляется ответственным агентом (за завершение текущей транзакции) в течение активности RS[2:0]#, сигналов, для которых RSP# предоставляет защиту четности. Должен быть соединен с соответствующими выводами всех агентов системной шины процессора. Сигнал паритета равен 1, если четное число защищаемых им сигналов равно 0, и 0, если нечетное число защищаемых сигналов равно 0. Если RS[2:0]#=000, RSP# также равен 1, так как это говорит о том, что он не управляется каким-либо агентом, гарантирующим корректную четность.

SKTOCC#

Выход

Socket Occupied. Разъем занят. Замыкается на землю процессором. Разработчики системных плат могут использовать этот сигнал для определения присутствия процессора в гнезде.

SLP#

Вход

Sleep. Режим пониженного энергопотребления. Когда устанавливается в состоянии процессора Stop-Grant, вынуждает процессор перейти в состояние Sleep. В состоянии Sleep процессор останавливает выдачу внутренних тактовых сигналов всем устройствам, выполняя только обслуживание PLL (Phase-Locked Loop). Процессор в этом состоянии не распознает запросы или прерывания. Процессор распознает только RESET#, дезактивацию SLP# и изменение BCLK. Если SLP# снимается, процессор выходит из состояния Sleep и возвращается в состояние Stop-Grant, выполняя рестарт своих внутренних тактовых сигналов и выдачу их на шину и устройствам ядра процессора. Если вход BCLK остановлен во время состояния Sleep, процессор выходит из него и переходит в состояние Deep Sleep.

SMI#

Вход

System Management Interrupt. Прерывание управления системой. Устанавливается асинхронно логикой системы. По приему SMI процессор сохраняет текущее состояние и переходит в режим управления системой (SMM, System Management Mode). Выполняется транзакция подтверждения SMI, и процессор начинает выполнять программу обработчик SMM.

Если SMI# устанавливается во время дезактивации RESET#, процессор переводит свои выводы в третье состояние.

STPCLK#

Вход

Stop Clock. Остановка тактовых импульсов. При активизации заставляет процессор перейти в состояние пониженного энергопотребления Stop-Grant. Процессор выполняет транзакцию подтверждения Stop-Grant и останавливает выдачу сигналов внутренней частоты всем устройствам процессорного ядра за исключением системной шины и модулей APIC. Процессор в состоянии Stop-Grant продолжает отслеживать транзакции шины и обслуживать прерывания. Когда STPCLK# снимается, процессор осуществляет рестарт внутренних сигналов тактовой частоты на все устройства и возобновляет исполнение команд. Установка STPCLK# не влияет на тактовые сигналы шины. STPCLK# является асинхронным входом.

TCK

Вход

Test Clock. Тестовые такты. Обеспечивает тактовыми импульсами шину тестирования процессора (Test Bus), известную также как порт доступа к тестированию (TAP, Test Access Port).

TDI

Вход

Test Data In. Входные тестовые данные. Передает последовательные тестовые данные в процессор. Предоставляет последовательный вход, необходимый для поддержки спецификации JTAG.

TDO

Выход

Test Data Out. Выходные тестовые данные. Передает последовательные тестовые данные из процессора. Предоставляет последовательный выход, необходимый для поддержки спецификации JTAG.

TESTHI[12:8]

TESTHI[5:0]

Вход

Должны быть подключены через резистор к выводу Vcc источника питания для корректной работы процессора.

THERMDA

Другое

Анод термодиода.

THERMDC

Другое

Катод термодиода.

THERMTRIP#

Выход

Thermal Trip. Сигнализирует о том, что температура полупроводниковых переходов достигла уровня, когда может наступить необратимое повреждение кристалла. Измерение температуры осуществляет внутренний датчик, который настроен на срабатывание приблизительно при 135 ^оС. При установке THERMTRIP# процессор выключает внутренние тактовые импульсы, что останавливает исполнение программы, в попытке понизить температуру своих полупроводниковых переходов. Для защиты процессора напряжение его ядра (VCC) должно быть отключено в течение 0,5 с периода активного состояния THERMTRIP#. Будучи однажды активирован, THERMTRIP# защелкивается, и процессор останавливается до прихода сигнала RESET#. Установка RESET# сбрасывает THERMTRIP#. Если температура остается выше уровня перехода, THERMTRIP# снова устанвливается.

TMS

Вход

Test Mode Select. Выбор режима тестирования. Поддерживает спецификацию JTAG. Используется средствами отладки.

TRDY#

Вход

Target Ready. Готовность исполнителя. Устанавливается исполнителем для указания его готовности принять данные. TRDY# должен быть соединен с соответствующими выводами всех агентов системной шины процессора.

TRST#

Вход

Test Reset. Сброс тестирования. Сбрасывает TAP (Test Access Port). Должен быть на низком уровне по включению питания или сигналу RESET#.

VCCA

Вход

Питание ядра процессора.

VCCIOPLL

Вход

Питание внутренней шины процессора.

VCCSENSE

Выход

Изолированный вывод с низким сопротивлением для питания ядра процессора. Может быть использован для считывания или измерения напряжения питания вблизи кремния с малыми помехами.

VCCVID

Вход

На вывод VCCVID должно быть подано независимое напряжение питания величиной 1,2 В, необходимое для работы контура VID (Voltage ID, идентификации напряжения).

VID[4:0]

Выход

Voltage ID. Идентификация напряжения питания. Могут быть использованы для поддержки автоматического выбора напряжения питания (Vcc). В отличие от предыдущих поколений процессора, VID[4:0] являются выводами с открытым стоком. Должны быть подключены к 3,3 В (max) через резисторы 1 Ком. Напряжение питания этих выводов должно быть действительно до того, как регулятор напряжения (VR, Voltage Regulator) обеспечит питание процессора Vcc. Обратно, выход VR должен быть запрещен, пока напряжение питания выводов VID не станет действительным. VR должен обеспечить требуемое напряжение или запретить себя.

VSSA

Вход

Земля.

VSSSENSE

Выход

Изолированный вывод с низким сопротивлением для земли ядра процессора (Vss). Может быть использован для считывания или измерения земли вблизи кремния с малыми помехами.