Глава 1. Проектирование делителя частоты

1. Логическое проектирование

JK-триггер (J – jump, K – kill) имеет 2 входа. Его таблица истинности представлена в таблице 2.

Таблица 2 - таблица истиности JK-триггера

J	K	Qn	Q(n+1)
0	0	X	Qn
0	1	1	0
1	0	0	1
1	1	1	NQn

В данной работе используется динамический JK-триггер, реализованный посредством добавления тактового сигнала C – clock. А также, для того чтобы в начальный момент времени триггер принимал нулевое значение, в схему добавлен «сбрасывающий сигнал» GR – global reset. Моделирование реализации разработанного триггера представлена на рисунке 1.1.

Рис. 1.1 - Временные диаграммы динамического JK-триггера

Рис. 1.2 - Схема динамического JK-триггера и его условное обозначение

В данной работе неполный счетчик, а именно счетчик с модулем счета 7, 14, 16, 23 на основе JK-триггера. Для этого составлялись таблицы переходов, преобразовывались методом карт Карно и реализовались на элементах И-НЕ. На рисунке 1.3 приведена логическая обвязка для каждого из счетчиков.

Рис. 1.3 - Схема логической обвязки для счетчиков с модулем счета 7, 14, 16, 23 на основе JK-триггера

Мультиплексор – комбинационная схема, имеющая N адресных входов, 2^N возможных информационных входов и один выход. В зависимости от адресного сигнала, на выход поступает один из информационных входов. (рисунок 1.4).

Рис. 1.4 - Схема мультиплексора 4 в 1 и его условное графическое обозначение

При переключении режима устройства возникает необходимость сброса регистра и счетчика в нуль для того, чтобы на выходах не возникало недопустимых состояний. Данный сброс реализуется с помощью детектора переключения режима, который реализуется на основе D-триггера с обратным фронтом, связанного дизъюнкцией с общим первоначальным сбросом. (Рисунок 1.5).

Рис. 1.5 - Схема детектора переключения режима

Делитель частоты - электронное устройство, уменьшающее в целое число раз частоту подводимых к нему периодических колебаний. Для создания схемы делителя частоты с переменным коэффициентом деления необходимо реализовать счетчик с переменным модулем счета. Выбор модуля счета определяется входными сигналами режима (A0, A1). В зависимости от режима на управляющие входы триггеров подается соответствующая функция, для этого используется мультиплексор 4 в 1. При переключении [A1, A0] происходит сброс счетчика в начальное состояние, путем использования детектора изменения режима и объединения его выхода с сигналом общего сброса.

Цель курсового проекта – делитель частоты с переменным коэффициентом деления {7, 14, 16, 23} на основе JK-триггера. Логический базис устройства – И-НЕ, соответственно, комбинационные схемы проектируются только на элементах 2И-НЕ, 3И-НЕ и НЕ библиотеки 74hc. Делитель частоты с переменным коэффициентом деления (рисунок 1.6). Результат моделирования данной схемы представлен на рисунке 1.7.

Рис. 1.6 - Общая схема устройства

Рис. 1.7 - Результат моделирования 9-канального распределителя пар импульсов

Итоговая схема устройства содержит:

• НЕ – 52 элементов;

• 2И-НЕ – 81 элемент;

• 3И-НЕ – 3 элементов;

Максимальная длина пути N_сх=15.

Максимальное разветвление M_сх=9.