Порівняльна характеристика технологій

Ідеальний логічний елемент повинен мати високу швидкодію, завадостійкість, споживати мінімальну потужність, мати просту технологію виготовлення, велику щільність упаковки на кристалі.

Найвищу швидкодію мають елементи, виготовлений за технологією ЕЗЛ, оскільки в даних схемах мінімальна різниця між напругами логічних рівнів нуля й одиниці. Час перемикання вентиля мінімальний у схемах ЕЗЛ у зв’язку з наявністю перемикачів струмів, де транзистори не заходять в режим насичення, а також у зв’язку з наявністю емітерних повторювачів, які зсувають вихідний рівень та забезпечують необхідну амплітуду керуючих струмів. Максимальний час перемикання у схем на базі р-МОН транзисторів, тому що потрібен час на організацію каналу.

Найвищу завадостійкість мають схеми на уніполярних транзисторах, оскільки в них максимальний розмах між рівнями логічного нуля й одиниці.

Найнижчу потужність споживання мають схеми на базі КМДН, оскільки через базові елементи протікає струм лише в момент їх перемикання. В статичному режимі струм не проходить.

Щільність пакування елементів (кількість вентилів на одиницю площі) найбільша в схемах, які виготовляються на базі уніполярних однотипних транзисторів (МДН). Це пояснюється тим, що схеми володіють однорідністю і тим, що транзистори МДН займають меншу площу на кристалі, ніж біполярні транзистори, резистори тощо. Високою щільністю пакування елементів володіє технологія ІІЛ. Це пояснюється наявністю спільних областей.

Найнижча щільність в схемах ЕЗЛ у зв’язку з наявністю джерела опорної напруги.

Тригери та їх використання

Розглянемо RS-тригер (R – reset, скидання; S – set, встановлення) та його побудову (Рис. 63).

Рис. 63. Варіанти побудови RS-тригерів

RS-тригер – це тригер з двома входами, який зберігає свій попередній стан при подачі неактивного сигналу на обидва входи, і змінює свій стан при подачі на один із входів активного сигналу. При подачі активного сигналу на S і неактивного на R тригер переходить в одиничний стан; при подачі активного на R і неактивного на S – в нульовий (якщо тригер має прямі входи). Якщо RS-тригер синхронний, то стан його входів враховується тільки в момент тактування, наприклад, по задньому фронту синхросигналу. Одночасне подання двох активних сигналів на R і на S заборонено (для І-НЕ – 00, для АБО-НЕ – 11). За такої умови руйнується тригерний зв’язок, тобто тригер не виконує свої функції. Схема RS-тригера в такому випадку перейде в стан, коли на обох виходах будуть одакові сигнали, що суперечить логіці тригера, оскільки інверсний вихід буде рівний неінверсному.

Ділення вхідної частоти на 2 за допомогою d-тригера

S	R	D	C	Qi
1	0	*	*	1
0	1	*	*	0
0	0	0		0
0	0	1		1

Рис. 64. D-тригер та його таблиця переходів

D-тригер (D – delay, затримка) запам’ятовує стан входу й видає його на вихід. D-тригери мають, як мінімум, два входи: информаційний D і синхронізації C. Входи R і S мають більші пріоритети, ніж інформаційні.

R, S – асинхронні, D – синхронний.

Якщо один із входів R або S не використовується, то на нього постійно подається неактивний рівень (прямий – земля, інверсний – живлення).

Рис. 65. Дільник частоти на 2 на базі D-тригера та його часова діаграма

Послідовне з’єднання D-тригерів за розглянутою схемою (Рис. 65) забезпечує поділ вхідної частоти на 2ⁿ.