10.5. Подання чисел у мікропроцесорах
У регістрах або елементах пам’яті МП інформацію розміщено у вигляді двійкових чисел, причому для кожного розряду числа відведено окремий елемент, що зберігає один біт інформації. Сукупність елементів, призначених для розміщення одного двійкового числа, називають розрядною сіткою. Кількість елементів у розрядній сітці обмежена і залежить від конструктивних особливостей МП.
Подання цілих чисел в МП. Беззнакові цілі числа подають у МП натуральним кодом.
Натуральний код – подання числа як цілого беззнакового у двійковій системі числення. Діапазон чисел у натуральному коді для п-розрядної сітки становить від 0 до 2п – 1, тобто для 8-розрядної сітки діапазон чисел у натуральному коді становить від 0 до 255. Наприклад, натуральний код числа 5310 у 8-розрядній сітці наведено на рис.8.6.
Для подання цілих знакових чисел використовують доповнювальний код. Старший розряд сітки є знаковим. Значення цього розряду дорівнює нулю для додатних чисел і одиниці – для від’ємних. В інших розрядах розміщується модуль числа. Додатні числа подаються натуральним кодом. Так, додатне число +5310 має вигляд, поданий на рис.10.6.
Оскільки старший розряд є знаковим, діапазон додатних чисел становить від 0 до 2п–1 – 1.
Наприклад, для 8-розрядпої сітки діапазон додатних чисел становить від 0 до +127.
Подання від'ємного числа у доповнювальному коді здійснюється обчисленням числа, яке доповнює додатне число з тим самим модулем до найбільшого беззнакового числа, з подальшим додаванням одиниці до результату. Отже, доповнювальний код отримують додаванням 1 до оберненого (інверсного) коду.
Доповнювальний код можна отримати за таким формальним правилом: цифри прямого коду додатного числа потрібно інвертувати послідовно зліва направо до останньої одиниці, не включаючи її. Останню праву одиницю і наступні за нею (праворуч) нулі потрібно залишити без зміни.
Діапазон від’ємних чисел у доповнювальному коді становить від 0 до –2п–1 – 1.
Подання дробових чисел в МП. Спосіб розміщення розрядів числа в розрядній сітці визначається формою подання двійкових чисел – із фіксованою або з плаваючою комою.
Подання чисел у формі з фіксованою комою. Для розміщення двійкового числа, що містить цілу і дробову частини (без урахування знака), у п- розрядній сітці k елементів приділяють для розміщення цілої частини та п – k елементів – для розміщення дробової. За такого подання двійкових чисел положення коми у розрядній сітці фіксоване.
Подання чисел у формі з плаваючою комою. Форму з плаваючою комою застосовують для розширення діапазону і зменшення відносної похибки подання чисел у МП.
Діапазон чисел у формі з плаваючою комою значно ширший, ніж із фіксованою комою, а відносна похибка значно менша. Форму подання двійкових чисел обирають залежно від типу задачі, потрібної швидкодії, точності виконання арифметичних операцій і діапазону зміни значень величин, з якими оперує МП.
10.6. Архітектура мікропроцесорів
Термін «архітектура процесора» не має однозначного тлумачення. З погляду програмістів, під архітектурою процесора мається на увазі його здатність виконувати певний набір машин-них кодів.
Більшість сучасних десктопних процесорів відносяться до сімейства x86, або Intel-сумісних процесорів архітектури IA32 (архітектура 32-бітових процесорів Intel). Її основа була закладена компанією Intel в процесорі i80386, проте в подальших поколіннях процесорів вона була доповнена і розширена як самою Intel (введені нові набори команд MMX, SSE, SSE2 і SSE3), так і сторонніми виробниками.
Проте розробники комп’ютерного устаткування вкладають в поняття «архітектура процесора» (іноді, щоб остаточно не зап-лутатися, використовується термін «мікроархітектура» ) дещо інший зміст. З їхнього погляду, архітектура процесора від обра-жає основні принципи внутрішньої організації конкретних сімейств процесорів.
Наприклад, архітектура процесорів Intel Pentium позначалася як Р5, процесорів Pentium II і Pentium III - Р6, а популярні в недавньому минулому Pentium 4 відносилися до архітектури NetBurst. Після того, як компанія Intel закрила архітектуру Р5 для сторонніх виробників, її основний конкурент - компанія AMD була вимушена розробити власну архітектуру - К7 для процесорів Athlon і Athlon XP, і К8 для Athlon 64.
Розглянемо саму просту 8-розрядну архітектуру однокристального МП (рис.10.6).
Схема має єдину внутрішню 8-розрядну шину, по якій передаються дані, коди команд та адреси.
Структурна схема містить пристрій керування ПК, дешифратор команд ДШК, регістр команд РК, арифметично-логічний пристрій АЛП, акумулятор А, часовий акумулятор ЧА, часовий регістр ЧР, регістр прапорців F, блок 8- розрядних регістрів загального призначення РЗП, мультиплексор, покажчик стеку (Stack Pointer SP), покажчик команд (Instruction Pointer IP), буферний регістр адреси БА, буферний регістр даних БД, схему інкремента-декремента СІД.
Р
ис.
10.6. Структурна схема 8-розрядного
мікропроцесора
Пристрій керування відповідно до дешифрованих кодів команд та зовнішніх керуючих сигналів генерує керуючі сигнали для всіх блоків структурної схеми.
Функція початкового встановлення МП. Зовнішній сигнал початкового встановлення процесора RESET формується після ввімкнення джерела живлення МП або після натискання кнопки RESET. За появи цього сигналу пристрій керування забезпечує завантаження нульового значення у програмний лічильник, що ініціює вибирання з пам’яті байта команди із нульовою адресою. Наприкінці вибирання вміст лічильника команд збільшується на одиницю, і вибирається байт команд з наступною адресою. Таким чином виконується вся записана у пам’яті програма.
Функція синхронізації. Згідно із зовнішніми керуючими сигналами і сигналами синхросигналізації пристрій керування синхронізує роботу всіх блоків МП.
Функція переривань. З надходженням сигналу переривання пристрій керування ініціює роботу підпрограми обробки відповідного переривання. Потреба у реалізації функцій переривань виникає тоді, коли під час
виконання основної програми треба перевести МП на розв’язання іншої задачі, наприклад обробки аварійної ситуації або роботи з ПВВ.
Функція узгодження швидкодії модулів мікропроцесорної системи. Під час обслуговування пам'яті та ПВВ із значно меншою швидкодією, ніж МП, узгодження швидкодії вирішується генерацією тактів очікування МП, а під час обслуговування пристроїв з більшою швидкодією, ніж МП, використовується режим безпосереднього доступу до пам’яті.
Дешифратор команд формує сигнали для пристрою керування згідно з дешифрованим кодом команди. У 8-розрядному регістрі команд зберігається машинний код команди (один байт).
Арифметико-логічний пристрій – це комбінаційна схема на основі суматора і логічних елементів, який сигналами з виходів пристрою керування налагоджується на ту чи іншу арифметичну або логічну операцію – додавання, віднімання, І, АБО, ВИКЛЮЧНЕ АБО, НЕ, зсув.
Акумулятор є 8-розрядпим регістром, в якому зберігається один з операндів у двооперандних командах, а також результат операції. Наприклад, у команді додавання ADD B; A + B→ A вказано лише один операнд – 8-розрядний регістр В.
Регістр В – один із регістрів загального призначення (РЗП). У деяких МП РЗП позначаються літерами латинського алфавіту: В, С, D, Н, L, в інших – R0, R1, R2, … .
Другим операндом є акумулятор. Результат додавання вмісту акумулятора та регістра В переноситься в акумулятор, що символічно записується в коментарі до команди.
Часовий акумулятор і часовий регістр – це 8-розрядні буферні регістри, які дають змогу відокремити входи АЛП від його виходу, тобто виключити “гонку” сигналів.
Регістр прапорців F (Flags – прапорці), або ознак, – кілька тригерів (п’ять або шість), які встановлюються в одиничний (або скидаються в нульовий) стан залежно від результату операції в АЛП.
Регістри загального призначення – блок 8-розрядпих РЗП, в яких зберігаються дані та проміжні результати. Цей блок РЗП можна розглядати як швидкодіючий ОЗП, що має найбільшу швидкодію серед ОЗП різних типів, оскільки він розміщений безпосередньо на кристалі ВІС МП. Деякі типи 8-розрядних процесорів, крім 8-розрядних РЗП, містять 16-розрядні індексні регістри для організації непрямої адресації, інші – пропускають звернення до пари 8-розрядних регістрів як до одного 16-розрядного.
Мультиплексор – пристрій, що з’єднує один з регістрів РЗП із внутрішньою шиною МП.
Покажчик стеку SP (Stack Pointer) – 16-розрядний регістр, в якому зберігається адреса останнього зайнятого елемента стеку.
Покажчик команд ІР (Instruction Pointer) – 16-розрядний регістр, в якому зберігається адреса команди, що виконується. Після вибірки з пам’яті програм кожного байта команди вміст ІР збільшується на одиницю. У літературі цей регістр інколи називають РС (Program Counter) – програм-ний лічильник.
Буферний регістр адреси та буферний регістр даних – регістри з трьома станами виходу, призначені для формування відповідно сигналів на лініях шин адреси і даних.
Схема інкремента-декремента – пристрій, що дає змогу без участі АЛП збільшити або зменшити на одиницю вміст одного з регістрів РЗП, ІРабо SР.
Конструктивно ВІС 8-розрядиого процесора виконано в корпусі з 40 виводами, з яких 16 припадає на шину адреси, 8 – на шину даних, 2 (4) – на увімкнення живлення, а інші – на лінії шини керування. Основні лінії шини керування показано на рис. 10.6:
F1, F2 – вхід двох послідовностей імпульсів синхронізації, що не перекриваються;
RESET – вхід сигналу початкового встановлення (скидання);
DELAY – вхід сигналу готовності зовнішнього пристрою або пам'яті до обміну; використовується для організації обміну з менш швидкодіючими (порівняно з МП) пристроями;
WAIT – вихід сигналу підтвердження-очікування; активний рівень сигналу свідчить про те, що процесор перейшов у режим очікування і виконує холості такти;
HOLD – вхід сигналу запиту прямого доступу до пам'яті або запит захоплення шин; використовується для організації обміну з пристроями, швидкодія яких вища, ніж швидкодія процесора;
HLDA (Hold Acknow-ledge) – вихід сигналу підтвердження прямого доступу до пам'яті; активний рівень цього сигналу свідчить про те, що процесор перевів свої шини адреси, даних та керування у високоімпедансний стан;
INT (Interupt) – вхід сигналу запиту переривання;
INTE (Interupt Enable) – вихід сигналу дозволу переривання;
DBIN (Data Bus In) – вихід сигналу читання; високий рівень (H-рівень) цього сигналу вказує, що двонапрямна шина даних знаходиться у режимі прийому інформації;
WR (Write) – вихід сигналу запису; низький рівень цього сигналу свідчить про те, що двонапрямна шина даних знаходиться у режимі видавання інформації;
SYNC (Synchronization) – вихід сигналу синхронізації; високий рівень цього сигналу означає, що на шині даних передається байт етапу, який використовується для формування деяких керуючих сигналів.
Схеми окремих МП відрізняються кількістю та позначенням регістрів, а також деякими керуючими сигналами. Наприклад, у МП і8085 замість двох сигналів F1 і F2 використовується один сигнал синхронізації CLK (Clock); замість сигналу DBIN – сигнал читання RD (Read). Нульовий рівень цього сигналу свідчить про те, що двонапрямна шина даних знаходиться у режимі приймання інформації. У МП і8085 є доповнювальний сигнал M / IO (Memory/Input–Output) – ознака звернення до пам’яті (логічна одиниця) або до пристрою введення-виведення (логічний нуль), але немає сигналу SYNC.
Схема працює наступним чином:
1. Під час увімкнення живлення або під час формування сигналу початкового встановлення RESET вміст покажчика команд ІР набуває нульового значення і починається машинний цикл вибірки команди з пам’яті. Вміст елемента пам’яті за нульовою адресою через буферний регістр даних та внутрішню шину МП надходить у регістр команд, а після цього – у дешифратор команд. Відповідно до дешифрованих кодів команд і зовнішніх сигналів синхронізації та керування пристрій керування формує керуючі імпульси для кожної мікрооперації команди.
2. Виконання команд в МП і8080. Кожна команда в МП виконується впродовж командного циклу. Командний цикл складається з циклу вибірки команди та циклу виконання команди (рис.10.7).
Рис.10.7. Приклад командного циклу 8-розрядного мікропроцесора
Тривалість циклу вибірки команди залежить від формату команди (кількості байтів у машинному коді команди). Команди займають від одного до трьох байтів у програмній пам'яті. Багатобайтові команди зберігаються у сусідніх елементах пам’яті. Для вибірки однобайтової команди (наприклад, додавання акумулятора А і регістра В–ADD В) потрібне одне звернення до пам’яті, для вибірки трибайтової команди (наприклад, виклику підпрограми за адресою ADDR–CALL ADDR) – три звернення. Тривалість циклу виконання команди залежить від способу адресації операндів. Так, під час виконання команд з регістровою адресацією додаткове звернення до пам’яті для читання операнда не використо-вується, а в командах з непрямою адресацією таке звернення обов’язкове.
Тому тривалість командного циклу в МП і8080 є різною для різних команд і визначається кількістю звернень до пам’яті або до зовнішнього пристрою. Інтервал, упродовж якого здійснюється одне звернення процесора до пам’яті чи до зовнішнього пристрою, визначається як машинний цикл М. Отже, командний цикл процесора складається з деякої кількості машинних циклів (залежно від типу команди).
У наведеному на рис. 9.7. прикладі цикл вибірки має два машинних цикли (М1 і М2), а цикл виконання – один машинний цикл (М3). У команді може бути від одного (для однобайтових команд з регістровою адресацією) до п’яти (для трибайтових складних команд) машинних циклів.
Машинний цикл, у свою чергу, поділяється на деяку кількість машинних тактів Т, впродовж кожного з яких виконується елементарна дія (мікрооперація) у процесорі. Кількість тактів у циклі визначається кодом команди і становить від 3 до 5. Тривалість такту задається періодом імпульсів синхронізації і визначається як інтервал часу між фронтами двох сусідніх імпульсів послідовності F1, яка формується зовнішніми колами. Отже, командний цикл МП i8080 складається з певної кількості машинних циклів, а кожний машинний цикл – з визначеної кількості тактів, упродовж яких виконуються ті чи інші елементарні дії у процесорі.