Програмовані логічні схеми cpld та fpga
CPLD (англ. complex programmable logic device — складні програмовані логічні пристрої) містять відносно великі програмовані логічні блоки – макрокомірки (англ. macrocells), з'єднані з зовнішніми висновками і внутрішніми шинами. Функціональність CPLD кодується в енергонезалежній пам'яті, тому немає необхідності їх перепрограмувати при включенні. Може застосовуватися для розширення числа входів / виходів поряд з великими кристалами, або для перед обробки сигналів (наприклад, контролер COM-порту, USB, VGA).
FPGA (англ. field-programmable gate array) містять блоки множення-сумування, які широко застосовуються при обробці сигналів (DSP), а також логічні елементи (як правило на базі таблиць перекодування (таблиць істинності)) та їх блоки комутації. FPGA зазвичай використовуються для обробки сигналів, мають більше логічних елементів і гнучкішу архітектуру, ніж CPLD.
Програма для FPGA зберігається в розподіленій пам'яті, яка може бути виконана як на основі енергозалежних осередків статичного ОЗП (подібні мікросхеми виробляють, наприклад, фірми Xilinx і Altera) — у цьому випадку програма не зберігається при зникненні електроживлення мікросхеми, так і на основі енергонезалежних осередків Flash -пам'яті або перемичок antifuse (такі мікросхеми виробляє фірма Actel і Lattice Semiconductor) — в цих випадках програма зберігається при зникненні електроживлення.
Якщо програма зберігається в енергозалежній пам'яті, то при кожному включенні живлення мікросхеми необхідно заново конфігурувати її за допомогою початкового завантажувача, який може бути вбудований і в саму FPGA. Альтернативою ПЛІС FPGA є більш повільні цифрові процесори обробки сигналів. FPGA застосовуються також, як прискорювачі універсальних процесорів в потужних комп'ютерах (наприклад: Cray — XD1, SGI — Проект RASC).
Загальна структурна схема пліс.
Розглянемо загальне питання технічної реалізації системи ФАЛ, заданої у вигляді диз’юнктивної нормальної форми. Для цього розглянемо систему ФАЛ виду:
Форм.
1
Число добутків в кожній функції обмежено величиною 2n, причому в граничному випадку кожний добуток (терм) є конституантою одиниці. Для отримання значення функції над усіма термами, що входять у вираз (1), необхідно виконати операцію диз’юнкції, тобто логічного додавання. У відповідності з цим, схема апаратної реалізації виразу (1) повинна містити послідовно підключені вхідний буфер, блок формування термів, блок диз’юнкції і вихідний буфер (рис. 1)
Рис.
1 Загальна структурна схема ПЛІС
В загальному випадку блок термів (кон’юнкції) є матрицею логічних елементів І, а блок диз’юнкції – матрицею логічних елементів АБО, тому послідовне з’єднання таких матриць в загальному випадку дозволяє реалізувати ФАЛ довільного типу. Отримання конкретних ФАЛ передбачає виконання певних з’єднань в матрицях елементів І та АБО.
Таким чином, змінюючи з’єднання елементів в матрицях І та АБО, можна налагоджувати властивості пристрою, що відповідає рис. 1. Практично можливі три варіанти налагодження:
• постійна структура матриці І та програмуєма, змінна структура матриці АБО;
• змінна структура матриці І та постійна структура матриці АБО;
• змінна структура як матриці І, так і матриці АБО.
Кожному з цих варіантів відповідає свій тип ПЛІС.
Технічною реалізацією першого типу налагодження є репрограмований постійний запам’ятовуючий пристрій (РПЗП). Другий варіант налагодження ПЛІС реалізований в ІС програмованої матричної логіки (ПМЛ), і третій – в програмованих логічних матрицях (ПЛМ).