- •Раздел 1 Архитектура микропроцессорного вычисления
- •Тема 1.1 Архитектура микропроцессора
- •1 Архитектура микропроцессора. Классификация
- •Контрольные вопросы:
- •Тема 1.2 Организация управления процессом обработки информации
- •1 Структура микропроцессора
- •2 Аппаратный принцип управления выполнением операций
- •3 Микропрограммный принцип управления выполнением операций
- •Контрольные вопросы:
- •Тема 1.3 Общая схема микропроцессора. Cisc и risc архитектура, основные принципы
- •1 Построение микропроцессорных систем
- •2 Режим выполнения основной программы
- •3 Режим вызова программы
- •4 Режим обслуживания прерываний и исключений
- •5 Режим прямого доступа к памяти
- •6 Конвейерный принцип выполнения команд
- •При идеальной (а) и реальной (б) загрузке 6-ступенчатого конвейера
- •Контрольные вопросы:
- •Тема 1.4 Ассемблерная мнемоника. Структура и форматы команд. Виды адресации. Система команд микропроцессора
- •1 Язык ассемблера. Основные понятия
- •Структура программы на ассемблере. Синтаксис ассемблера.
- •2 Символы языка ассемблера
- •3 Типы операторов ассемблера
- •Директивы ассемблера
- •Система команд процессора
- •Контрольные вопросы:
- •Тема 1.5 Организация памяти микропроцессорных вычислителей
- •1 Общие сведения о запоминающих устройствах (зу)
- •2 Основные параметры запоминающих устройств Основными параметрами запоминающих устройств являются:
- •3 Классификация запоминающих устройств
- •4 Основные структуры запоминающих устройств
- •Структура 3d
- •Контрольные вопросы:
- •Тема 1.6 Адресация в микропроцессорном вычислителе. Понятие адресного пространства. Методы полной и частичной дешифрации адресов
- •1 Форматы команд
- •2 Способы адресации операндов
- •Тема 1.7 Интерфейс и его функции. Параллельный и последовательный обмен информацией. Способы обмена данными.
- •1 Общие сведения об интерфейсах
- •2 Иерархия шин
- •4 Параллельные периферийные адаптеры
- •Режим 0
- •Режим 1
- •5 Программируемые связные адаптеры
- •6 Программируемые контроллеры прерываний
- •7 Контроллеры прямого доступа к памяти
- •8 Программируемые интервальные таймеры
- •Раздел 2 Системы на основе однокристальных микропроцессоров и микроконтроллеров
- •Тема 2.1 Особенности архитектуры однокристальных микропроцессоров. Обобщенная структура
- •1 Основные характеристики однокристальных микропроцессоров
- •2 Эволюция архитектуры однокристальных микропроцессоров Intel x86
- •3 Семейства однокристальных микроконтроллеров. Базовая органи-зация
- •4 Набор регистров мк - 51
- •5 Организация памяти мк-51
- •Периферийные средства мк – 51
- •Контрольные вопросы:
- •Тема 2.2 Система команд
- •3 Отладка и настройка микроконтроллерных систем
- •1 Типы команд
- •2 Расширение памяти программ и данных
- •3 Отладка и настройка микроконтроллерных систем
- •Глоссарий
- •Итоговый тест
- •Литература
4 Параллельные периферийные адаптеры
Сложные операции по передаче данных по шине выполняются периферийными адаптерами. Программируемость адаптеров обеспечивает им широкую область применения вследствие изменяемости процедур обмена без изменений в схеме (с помощью команд программы), в том числе и во время работы микропроцессорной системы.
Параллельный
периферийный адаптер (ППА, PPI)
типа Intel
8255А, имеющий отечественный аналог
К580ВВ55а (Рисунок 42) имеет три двунаправленных
8-разрядных порта РА, РВ и PC,
причем порт PC
разделен на два четырехразрядных канала:
старший РСH
и младший PCL.
Обмен информацией между каналами А, В,
С и шиной данных МПС производится через
буфер данных BD
в соответствии с сигналами управления.
Блок управления чтением/записью получает
стробы чтения и записи
и
(это сигналы
и
стандартного интерфейса), сигнал сброса
RESET,
сигнал выбора адаптера
,
получаемый декодированием старших
разрядов его адреса, и два младших
разряда адреса A1
и А0 для адресации внутренних регистров.
Адресуемых объектов 5: три порта (А, В и
С), регистр управляющего слова РУС и
команда установки/сброса битов порта
С BSR
(Bit-Set/Reset).
Рисунок 42 - Структура параллельного периферийного адаптера
Адресация и направление передач информации определяются согласно таблице 1. Как видно из таблицы, адрес A1A0 = 11 соответствует передаче управляющих слов РУС (УС1) или BSR (УС2), причем чтение по этому адресу запрещено, допускается только запись. Передача двух разных УС при одном и том же адресе возможна только потому, что признаком того или иного УС служит значение старшего бита слов D7. Таким образом, этот бит выполняет дополнительную адресацию управляющих слов.
Работа адаптера начинается после загрузки с ШД в РУС управляющего слова УС1, задающего портам адаптера один из трех возможных режимов и направленность порта (ввод или вывод). Возможны три режима работы портов: 0, 1 и 2, причем порт А может работать в любом из трех режимов, порт В только в двух (0 и 1), а режим порта С зависит от режимов портов А и В.
Порт С имеет особенности, в отличие от портов А и В, которые оперируют со словами в целом, разряды порта С могут программироваться и использоваться поодиночке. В частности, любой из восьми разрядов порта С может быть установлен или сброшен программным способом. Это нужно для передач сигналов квитирования при обмене через порты А и В в режимах 1 и 2. При работе порта в режиме 1 для него требуются три линии под сигналы управления, в режиме 2 - пять.
Режимы работы портов:
режим 0 - однонаправленный ввод/вывод без квитирования, в этом режиме могут работать порты А и В, а также свободные (не занятые передачей служебных сигналов для портов А и В) линии порта С;
Таблица 1
А1 |
А0 |
|
|
|
Операция |
0 |
0 |
0 |
1 |
0 |
Порт А -> ШД |
0 |
1 |
0 |
1 |
0 |
Порт В -> ШД |
1 |
0 |
0 |
1 |
0 |
Порт С -> ШД |
1 |
1 |
0 |
1 |
0 |
Запрещенная комбинация |
0 |
0 |
1 |
0 |
0 |
ШД -> Порт А |
0 |
1 |
1 |
0 |
0 |
ШД -> Порт В |
1 |
0 |
1 |
0 |
0 |
ШД -> Порт С |
1 |
1 |
1 |
0 |
0 |
ШД -> РУС при D7 = 1 |
|
|
|
|
|
ШД -> BSR при D7 = 0 |
X |
X |
1 |
1 |
0 |
Шины отключены |
X |
X |
X |
X |
1 |
Шины отключены |
- режим 1 - однонаправленный ввод/вывод с квитированием;
- режим 2 - двунаправленный ввод/вывод с квитированием.
Квитирование, как известно, позволяет вести асинхронный обмен с учетом готовности абонента к передаче, т.е. иметь переменный темп обмена соответственно возможностям внешнего устройства.
Рисунок 43 - Форматы управляющих слов
параллельного периферийного адаптера
