Микропроцессоры

МИКРОПРОЦЕССОР – представляет собой программно-управляемое устройство для обработки цифровой информации, построенное на основе одной или нескольких больших интегральных схем.

Схема процессора приведена на рис. 6.7. Процессор состоит из блока регистров БР, арифметическо-логического устройства АЛУ, блока сопряжения с интерфейсом БС и блока управления БУ. В блоке регистров БР все регистры могут быть разделены на программно-доступные и программно-недоступные.

К программно-доступным регистрам относятся регистры, содержимое которых доступно по командам 'процессора, т. е. может использоваться в операциях, изменяться по операциям, задаваемым командами. Содержимое этих регистров не изменяется от команды к команде. К таким регистрам относятся аккумулятор; регистры базовые и индексные; множителя-частного; указателя стеков; счетчик команд и т. п. В современных процессорах программно-доступные регистры обычно не закрепляют жестко по назначению (за исключением счетчика команд и указателя стека), а предоставляют программисту несколько регистров общего назначения РОН, которые он может использовать в качестве накапливающих, базовых, индексных и т. д. Количество таких регистров колеблется от 8 до 32.

Программно-недоступные регистры являются рабочими регистрами процессора и предназначены для хранения разнообразной информации в процессе выполнения одной команды. К таким регистрам относятся в первую очередь регистр команды (РК), буферные регистры адресов (РАП) и слов (РСП), используемые при обращениях к памяти, и другие регистры.

Арифметическо-логическое устройство (АЛУ) предназначено для выполнения арифметических и логических операций над словами данных и адресами. В АЛУ вырабатываются и сохраняются признаки результатов. В процессорах ЭВМ общего назначения АЛУ имеет сложную структуру и включает в себя блоки, обрабатывающие числа с фиксированной точкой различной длины, числа с плавающей точкой, десятично-кодированные числа, поля переменной длины. Для вычисления адресов (при индексной и относительной адресации) иногда используется отдельное АЛУ адресов.

БР

БР

Рис. 6.7. Схема процессора

В мини-ЭВМ в основном АЛУ выполняются арифметические операции над числами с фиксированной тонкой и логические операции. Предусматривается возможность подключения дополнительного АЛУ, выполняющего операции с плавающей точкой и другие операции расширенной арифметики.

В микроЭВМ дополнительные АЛУ или арифметические расширители не включаются в состав процессора, а подключаются к интерфейсу как ПУ. Основное АЛУ процессоров мини- и микроЭВМ обычно комбинационного типа с магистральной структурой.

Блок. сопряжения с интерфейсом (БС) обеспечивает захват шин интерфейса и выработку всех необходимых сигналов для выполнения обмена по шинам. В состав БС обычно включают контроллер шин всей ЭВМ.

Интерфейс процессора включает в себя шины адреса, данных (входные и выходные или двунаправленные) и управления. Если используются одни и те же физические шины для передачи адресов и данных, то предусматриваются обычно сигналы идентификации. В состав шин управления входят шины, задающие операцию ввода или вывода (относительно процессора), и шина синхронизации.

Процессор выполняет две операции с интерфейсом: ввод слова и вывод слова. Для ввода слова устанавливается: на шины управления код операции «ввод», на шины адреса — адрес слова в ОЗУ (или адрес устройства ввода—вывода), затем выдается сигнал синхронизации. В синхронных интерфейсах с постоянной задержкой относительно синхроимпульса, а в асинхронных по ответному синхроимпульсу от ОЗУ (или УВВ) осуществляется ввод информации с шины данных. Для вывода слова устанавливается: на шины управления код операции «вывод», на шины адреса—адрес слова в ОЗУ, на шины данных—данные и выдается сигнал синхронизации. Информация на шинах удерживается в течение определенного времени или до получения ответного синхроимпульса.

Блок управления обеспечивает реализацию алгоритма работы процессора, выдавая последовательности управляющих сигналов в БР, АЛУ и БС и анализируя ответные осведомительные сигналы из этих блоков.

АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА

Процессор обеспечивает выборку команд из памяти и их выполнение. Алгоритм работы процессора включает такие действия, как:

1) вычисление адреса команды; 2) выборка команды; 3) дешифрация команды; 4) вычисление адресов операндов; 5) выборка операндов; 6) исполнение операции, заданной командой, и запись результата. Рассмотрим эти действия подробнее.

Вычисление адреса команды. Адрес команды хранится на счетчике команд и для выборки следующей команды необходимо прибавить длину выполненной команды к текущему содержимому счетчика. Обычно это действие совмещается с другими действиями и наращивание содержимого счетчика осуществляется по мере выборки и выполнения команды. Это вызвано тем, что команда имеет переменную длину и информация о длине извлекается только после дешифрации команды. Если длина команды кратна длине слова ОЗУ, то выборка каждого слова команды должна осуществляться автоинкрементно. Этот подход характерен для мини- и микроЭВМ, где длина слова невелика Выборка команды. К моменту выборки адрес команды записан в счетчике команд. Он пересылается на РАП, и в БС выполняется операция ввода слова через интерфейс. Введенное слово запоминается на РК. Если команда состоит из нескольких слов, то на этом этапе выбирается только первое слово команды, которое обычно содержит код операции и признаки адресации. Анализ этого слова позволяет выяснить длину команды. Если команда длиннее одного слова, то выборка последующих слов производится по мере необходимости. Так как выборка осуществляется автоинкрементное то в каждый момент на счетчике команд будет адрес следующего еще не выбранного слова.

Дешифрация команды. Процесс дешифрации может быть разделен на первичную и вторичную дешифрацию.

Первичная дешифрация выполняется сразу после выборки. Ее цель—определение группы команды и в первую очередь ее адресности. Это позволяет существенно уменьшить объем алгоритма за счет одинаковой обработки команд одного типа.

Вторичная дешифрация делается на более поздних этапах, обычно после вычисления адресов операндов. Для команд арифметическо-логической группы вторичная дешифрация может делаться непосредственно в АЛУ.

Вычисление адресов операндов. Если команда адресная, то на следующем этапе выполняется вычисление адресов операндов. Если адресов более одного, то первым вычисляется адрес операнда — источника информации, т. е. операнда, который не меняется при выполнении операции. В этом случае более выгодно адреса следующих операндов вычислять после выборки операнда источника, потому что его адрес после выборки будет не нужен, и для вычисления следующих адресов может быть использовано то же самое оборудование. Таким образом, вычисление адресов и выборка для каждого операнда чередуются. Вычисленный адрес операнда, если он явля­ется адресом ячейки ОЗУ, помещается на РАП.

Выборка операндов. Данное действие производится для большинства адресных команд арифметическо-логической группы. При выполнении команд пересылочной группы для операнда-приемника вместо выборки производится запись. Операндом-приемником считается ячейка памяти или регистр процессора, куда записывается результат операции. При выполнении команд арифметическо-логической группы содержимое такой ячейки вводится в процессор (делаются выборки операнда), затем в АЛУ процессора выполняется заданная командой операция, далее результат операции выводится из процессора (делается запись результата на место операнда). По отношению к интерфейсу процессора выполняется последовательность операций ввод—пауза—вывод. Пауза необходима для модификации операнда при выполнении операции в АЛУ.

В случае единого интерфейса целесообразно при выполнении такой последовательности не освобождать интерфейс после ввода, а оставлять его процессору до окончания операции в АЛУ и вывода. Это позволит увеличить скорость обработки данных в процессоре, так как экономится время на повторный захват шин интерфейса процессором, селекцию адреса и подготовку записи данных в ОЗУ. Особенно существенным выигрыш во времени будет при использовании ОЗУ на ферритовых сердечниках, в котором при записи все равно необходимо выполнять цикл чтения, очищающий ячейку.

При выполнении длинных операций (умножения, деления, операции с плавающей точкой) экономия времени будет менее заметна, так как величина паузы может значительно превысить время, требующееся на ввод и вывод. В этом случае нецелесообразно использование цикла ввод—пауза—вывод, поскольку длительное занятие шин интерфейса может нарушить работу всей системы, особенно при использовании в системе режимов обмена с прямым доступом в память и устройств с малым периодом сигналов прерывания.

Исполнение операций. Для команд арифметическо-логической группы перед исполнением заданной командой операции делается вторичная дешифрация кода операции, затем операнды подключаются к АЛУ и выдаются необходимые для АЛУ сигналы. Результат с выхода АЛУ передается на место операнда-приемника. В некоторых случаях вторичная дешифрация выполняется в самом АЛУ. Тогда в него вместе с операндами передается и часть кода операции команды. В случае адресных команд исполнению предшествует вычисление адресов операндов и выборка операндов. Если же команда безадресная, то она начинает исполняться непосредственно после первичной дешифрации.

Для пересылочных операций исполнение заключается в простой выборке операнда-источника и записи его на место операнда-приемника.

Команды безусловного перехода изменяют порядок выборки команд из памяти. Поэтому исполнение таких команд заключается в пересылке вычисленного адреса операнда с РАП в счетчик команд.

В командах условного перехода дополнительно анализируется значение указанного в команде признака перехода или их совокупности. При выполнении условий перехода вычисляется и пересылается в счетчик команд адрес перехода.

Команды вызова подпрограмм требуют запоминания текущего значения счетчика команд. Дальнейшие действия выполняются так же, как в случае команд безусловного перехода.

Команды управления состоянием процессора, как правило, являются безадресными командами. Их исполнение начинается сразу после первичной дешифрации и заключается в выработке совокупности управляющих сигналов, изменяющих состояние внутренних регистров процессора (в том числе признаков) и блока сопряжения.

Исполнение команд ввода—вывода в микро- и мини-ЭВМ заключается в обмене словами по интерфейсу между процессором и внешним [периферийным (ПУ)] устройством. Такой обмен мало чем отличается от обмена.

АРИФМЕТИЧЕСКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА

Арифметическо-логические устройства предназначены для выполнения арифметических и логических операций над информационными словами, представленными в одной из допустимых для конкретного АЛУ форм представления.

Арифметическо-логические устройства обязательно входят в состав процессора и иногда включаются в состав других операционных устройств и спецпроцессоров. Они характеризуются разрядностью, составом операций, форматами обрабатываемых слов, способом построения и функционирования, быстродействием, стоимостью, надежностью и т. п. Если АЛУ входит в состав процессора, то его разрядность определяется длиной слова процессора и обычно либо совпадает с ней, либо кратна ей. Состав операций АЛУ вытекает из его конкретного назначения в том устройстве, где оно используется.

Арифметическо-логическое устройство процессора должно обеспечивать выполнение всех операций арифметическо-логической группы. В случае арифметических операций разрядность АЛУ определяет точность, с которой выполняются эти операции.

На структуру и способ построения АЛУ в наибольшей степени влияет формат обрабатываемых слов или типы данных, с которыми АЛУ оперирует. В соответствии с типами данных различают АЛУ с фиксированной точкой, плавающей точкой и десятичные АЛУ. В составе процессора всегда есть АЛУ с фиксированной точкой. Десятичные АЛУ и АЛУ с плавающей точкой добавляются в состав процессора обычно только в старших моделях ЭВМ из ряда ЭВМ одного типа. В младших моделях эти операции выполняются по подпрограммам.

По способу построения и функционирования АЛУ делятся на параллельные, последовательные и параллельно последовательные. Кроме того, в зависимости от наличия или отсутствия внутренней памяти АЛУ делятся на комбинационные и накапливающие. Арифметическо-логические устройства с фиксированной точкой в настоящее время строятся в основном как параллельные, т. е. элементарная операция АЛУ выполняется параллельно над всеми разрядами обрабатываемого слова данных.

В последовательных АЛУ обрабатываемые слова данных участвуют в операции бит за битом. Это замедляет выполнение операции, но позволяет существенно экономить оборудование. Поспелова тельная обработка применяется редко, так как развитие микроэлектроники удешевило оборудование и уменьшило его габариты настолько, что выигрыш от последовательной обработки стал очень незначительным. Однако параллельно-последовательная обработка применяется довольно широко. Например, по такому принципу часто строятся десятичные АЛУ, в которых десятичные числа участвуют в операции тетрада за тетрадой.

Наибольшее распространение получили АЛУ с магистральной структурой. Обычно в таких АЛУ четко можно выделить три точки: входы, куда подключаются первый и второй операнды, и выход комбинационной схемы АЛУ, где получается результат элементарной операции. Операционный блок такого АЛУ обычно строится как комбинационная схема и включает отдельные узлы, выполняющие операции, выходы которых подключены к коммутатору, управляющему выбором результата. Пример структурной схемы АЛУ комбинационного типа приведен на рис. 6.8. В этой схеме СМ, К, Д, М2 обозначены соответственно сумматор и схемы, выполняющие поразрядные операции конъюнкцию, дизъюнкцию, сумму по модулю 2, СП—схема преобразования операнда 2 на входе сумматора, KM— коммутатор результата, СВП—схема выработки признаков результата, РП—регистр признаков результата.

Комбинационные блоки СМ, К, Д, М2 в любой момент времени вырабатывают какой-то результат с кодами, установленными на входных шинах. Но на выход выдается только один результат, определяемый кодом на шине «операция», который управляет выходным коммутатором. Операнд 1 также поступает на входы коммутатора со сдвигом разрядов влево и вправо, что позволяет, задав соответствующую операцию, передать на выходные шины сдвинутый влево или вправо код с шин операнда 1. Схема преобразования операнда 2 СП предназначена для выполнения над операндом 2 операции поразрядной инверсии, а также операций подстановки вместо операнда 2 кодов, равных единице или нулю во всех разрядах. Это необходимо для выполнения с использованием сумматора операций вычитания, прямого и обратного счета единиц. Схема СП также может строиться на основе коммутатора.

На рис. 6.8 не показаны схемы, управляющие подачей переноса на младший разряд сумматора. Есть только связь от РП.

В состав процессоров микро- и мини-ЭВМ включаются обычно комбинационные АЛУ, похожие на изображенные на рис. 6.8. К входной и выходной магистрали такого АЛУ подключаются регистры из блока регистров процессора. Естественно, что набор операций комбинационного АЛУ не может включать длинных операций, требующих запоминания промежуточных результатов (типа умножения—деления), и включает операции, выполнение которых возможно комбинационной схемой (сложение, вычитание, сдвиги, поразрядные операции и т. п.). Если необходимо реализовать длинные операции, то в составе АЛУ должны обязательно быть регистры. Если в системе команд процессора есть длинные операции, то они обычно выполняются с использованием имеющихся регистров и алгоритмы таких операций реализуются общим устройством управления процессора. Поэтому в составе процессора наиболее часто под АЛУ подразумевается сам комбинационный операционный блок. Выделить все АЛУ в чистом виде обычно не удается.

Рис. 6.8. Схема операционного блока АЛУ комбинационного типа

На рис. 6.9 изображена схема АЛУ с магистральной структурой, которая может быть использована в составе процессора. Входная и выходная шины данных соединяются с блоком БС (см. рис. 6.7), а шина микроопераций и признаки соединяются с БУ. Регистры pi, Pa. —, pn—регистры блока регистров процессора. Каждый регистр имеет схемы приема с выходной магистрали операционного блока (ОБ) и схемы подключения к входным магистралям 1 и 2. Управление регистрами осуществляется сигналами с дешифратора кода микрооперации ДШ, связь с внешней средой—через входную и выходную шины данных. Обычно схемы регистров допускают одновременный (в одном такте) съем информации с них и запись новой информации, это отражается в записи операторов присваивания, PI :=Pl4-P2.

Любая микрооперация АЛУ включает информацию о подключении регистров к магистралям 1 и 2, записи результата на регистр и операции в комбинационном блоке АЛУ, т. е. в микрооперацию входят три номера регистра и код операции, в соответствии с которыми дешифратор формирует внутренние управляющие сигналы.

Рис. 6.9. Схема АЛУ с магистральной структурой

Основное достоинство АЛУ с магистральной структурой заключается в его универсальности. В то же время некоторые функции реализуются неэффективно. Например, сдвиг с передачей бита из регистра в регистр, как правило, не может быть сделан за 1 .такт. Выдвинутый разряд запоминается в виде признака С в регистре РП (см. рис. 6.8), а затем в новом такте вдвигается в другой регистр на место освобождающегося. Это иногда существенно снижает быстродействие АЛУ.

Так как структура такого АЛУ типовая, то она может быть изготовлена в виде БИС. Обычно применяется ее «вертикальный» разрез (на одном кристалле выполняются п =2, 4, 8, ... разрядов всех регистров комбинационного блока и дешифратор). В операционном блоке предусматриваются входные и выходные цепи переносов при сложении и сдвигах. Такая л-разрядная секция АЛУ называется процессорной секцией. Соединение нескольких процессорных секций позволяет получить многоразрядную структуру, непосредственно пригодную для построения центрального процессора ЭВМ, а также для построения законченных АЛУ, используемых независимо (например, в арифметических расширителях).

Структура АЛУ, показанная на рис. 6.9, неудобна тем, что в ней используются регистры. При большом их количестве выгоднее применять стандартные ЗУ. Так как в каждый момент времени из ЗУ может быть выбрано.

только слово из одного адреса, то в АЛУ на основе блока памяти необходимы также дополнительные регистры с которыми выполняется расширенный набор операций.

Схема АЛУ на основе блока памяти приведена на рис 6 10 К входным шинам операционного блока подключаются рабочий регистр, называемый регистром-аккумулятором АК, и выход блока памяти БП. В микрооперации указывается адрес слова блока памяти, операция АЛУ и место занесения результата. Результат может быть возвращен в БП на место операнда, но при этом обязательно использование буферного регистра РБ, обеспечивающего развязку входа и выхода блока памяти. Регистр РБ может быть предусмотрен и на входе БП. С целью увеличения функциональных возможностей АЛУ обычно состав операций с регистрами РБ и АС расширен и включает oneрации сдвига, инверсии, занесения информации с внешних входных шин, подключения к выходным шинам и т.п. Часто содержимое регистров перед подачей на операционный блок умножается на маску и этим обеспечивается возможность выделения разрядов, участвующих в операции. Маска может подаваться с внешних шин или с регистра маски. Эти возможности не отражены на рис. 6.10.

В микропроцессорных БИС АЛУ в блоках памяти предусматривается иногда две независимых схемы селекции и соответственно две системы адресных шин и два буферных регистра. Запись результата возможна только по одному из адресов. На входе и выходе операционного блока АЛУ предусматриваются коммутаторы, обеспечивающие различные комбинации источников и приемников информационных слов. Коммутаторы управляются микрооперацией. Интерфейсные шины АЛУ в этом случае обычно подключаются через коммутатор к операционному блоку (а не к регистру АК, как показано на рис. 6.10), чем обеспечивается возможность участия в операции операндов непосредственно с входных шин. Это уменьшает число паразитных пересылочных операций.

Исторически более ранней является структура АЛУ с жесткими или непосредственными связями. Она позволяет получить большее быстродействие, но обладает меньшей универсальностью. В настоящее время структура с непосредственными связями используется для выполнения одной операции или небольшого числа операций с наивысшим быстродействием. Арифметически-логическое устройство с непосредственными связями представляет собой набор регистров и операционных блоков, жестко соединенных между собой для выполнения заданного набора операций. Синтез структуры и логических схем АЛУ с непосредственными связями выполняется по исходным алгоритмам заданного множества операций или операции.

Рис. 6.10. Схема АЛУ на основе блока памяти