Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
67
Добавлен:
15.06.2014
Размер:
1.17 Mб
Скачать
  1. Разработка принципиальной электрической схемы модуля

Управление микросхемами происходит путем подачи на дешифратор сигналов с шины адреса: ADR0,ADR1. Запись данных осуществляется сигналом «Вывод». Загрузка в шину данных осуществляется сигналом «Ввод».

Вывод данных через ОГР осуществляется заданием кода сигналов «ADR0,ADR1, Вывод» на дешифраторе «DD1», который адресуется к регистру «DD2, через инвертор «DD5.1», затем происходит передача данных через регистр на инверторы «DD5.5-DD6.4». При подаче на вход инвертора «1», на выходе сигнал преобразуется в «0», и через оптопару «U1-U6» начинает протекать ток с заданными параметрами на выход схемы.

Ввод данных на регистры «DD14» и «DD15» осуществляется через ОГР «DD6-DD13» и регистры «DD14» и «DD15» при помощи управляющего сигналаEZс дешифратора «DD1», разрешают запись в процессор.

Вывод данных в ЦАП «DD4» осуществляется заданием кода сигналов «ADR0,ADR1, Вывод» на дешифраторе «DD1», который адресуется к нему через цифровые входа «DB0-DB9». 10-разрядный сигнал преобразуется в аналоговый на выходе «VOUT».

Преобразование данных через АЦП «DD3» проходит в два действия (8бит и 2бит). Управляющий сигнал с дешифратора на входеразрешает преобразование аналогового сигнала в цифровой. Вход «HBEN» отвечает за вывод старшего или младшего бита на шину данных.

Количество импульсов считается через вход +1. В случае если 4-разрядный счетчик переполнен, то он сбрасывается на 0 и посылает сигнал на второй счетчик, потом аналогично на третий. Все биты поступают на буфер. Дешифратор подает управляющий сигнал EZ, который снимаетвысокоимпедансное состояние с выходов буферов, и информация поступает на шину.

Принципиальная электрическая схема показана на листе КП.2068.998-А1-03-00.00.000.Э3.

Таблица 1. Таблица адресации дешифратора

Вывод

Ввод

ADR0

ADR1

C

1

0

0

0

1

0

1

0

CS

1

0

0

1

C

1

0

1

1

EZ

0

1

0

0

1EZ, 2EZ

0

1

1

0

2EZ

0

1

0

1

CS

0

1

1

1

  1. Расчетная часть проекта

    1. Расчет временных задержек

Из технической документации взяли время задержки при включении и выключении, определили порядок работы микросхем (PLH – при выключении, PHL – при включении) [10]:

-регистры tPLH=12 нс, tPHL=16 нс, tPZL=18 нс, tPLZ=40 нс;

-дешифратор tPLH=32 нс, tPHL=32 нс, - от входов SE1, SE2 к выводу Y

-инвертор tPLH=11 нс, tPHL=8 нс;

-оптопара на выходных регистрах tPLH=5 мс, tPHL=5 мс;

-оптопара на входных регистрах tPLH=0,3 мс, tPHL=0,3 мс;

-счетчики tPLH=19 нс, tPHL=17 нс – от вывода 5 к выводам 2, 3, 6, 7;

-счетчики tPLH=16 нс, tPHL=18 нс – от вывода 5 к выводу 12.

Расчет задержки вывода данных с шины процессора:

Сигнал проходит путь от разъема до разъема в следующей последовательности: дешифратор → инвертор → регистр → оптоэлектронная гальваническая развязка.

Расчет задержки ввода данных на шину процессора:

Сигнал проходит путь от разъема до разъема в следующей последовательности: оптоэлектронная гальваническая развязка → дешифратор → регистр

Расчет временных задержек на счетчиках:

- если при подсчете импульсов задействован 1 счетчик, то t=19 нс;

- если при подсчете импульсов задействовано 2 счетчика, то t=19+16=35 нс;

- если при подсчете импульсов задействовано 3 счетчика, то t=19+16+16=51 нс.

- если при подсчете импульсов задействовано 4 счетчика, то t=19+16+16+16=67 нс.

Соседние файлы в папке Лабораторная работа 4
  • #
    15.06.2014116.68 Кб26Спецификация 1.frw
  • #
    15.06.2014102.64 Кб21Спецификация 2.frw
  • #
    15.06.2014690.85 Кб44Структурная схема.cdw
  • #
    15.06.2014657.58 Кб34Структурная схема.cdw.bak
  • #
    15.06.20141.17 Mб67ТЗ.docx