4.7 Редактор базового плана кристалла
Редактор базового плана кристалла вызывается соответствующим пунктом меню («Floorplan Editor») в главном меню программы («MAX+plus II»).
В окне редактора автоматически откроется план микросхемы, выбранной на этапе компиляции (рис. 30).
Примечание: План микросхемы откроется только в том случае, если была выбрана конкретная ПЛИС, а не AUTO.
Рисунок 30. Окно редактора базового плана кристалла.
4.8 Временной анализ
Временной анализ показывает время прохождения сигнала от входа к выходу. Для его вызова необходимо выбрать пункт «Timing Analyzer» в меню «MAX+plus II» и в появившемся окне нажать «Start». По завершению появится сообщение о результатах временного анализа. Результаты будут представлены в окне «Timing Analyzer» (рис. 31).
Рисунок 31. Окно временного анализа.
5 Варианты заданий
Для моделирования схем необходимо подать на входы сигналы, меняющиеся по таблице истинности.
В схемах вариантов 14 и 15 на входы синхронизации (IN_C и NC, соответственно) подается низкий логический уровень (0).
В схеме варианта 14, при подаче на вход V высокого логического уровня, универсальный регистр будет работать как параллельный регистр. В этом режиме входные сигналы подаются на входы D0 – D3. При подаче на вход V низкого логического уровня, регистр будет работать как последовательный. Входной сигнал в таком режиме подается на вход DI.
В схеме варианта 15, входы A0 и A1 – адресные входы. При подаче стробирующего сигнала на вход NС мультиплексор выбирает один из входов, адрес которого задается двоичным кодом на адресных входах, и подключает его к выходу. Например, если адресные входы содержат адрес 01, соответствующий 1 в десятичной системе, то на выход будет подаваться сигнал с первого входа (D1). Для моделирования данной схемы необходимо подать на адресные входы какой-нибудь сигнал (например, 00), на входы D0-D3 подать сигнал по таблице истинности и запустить симуляцию. После чего необходимо подать на адресные входы другой сигнал (например, 10) и снова провести симуляцию (сигналы на входах D0-D3 оставить без изменений). Сравнить оба результата и сделать вывод.
Вариант №1
Рисунок 3.5 – Параллельный регистр
Рисунок 3.6 – D-триггер
Вариант №2
Рисунок 3.7 – Трехразрядный сумматор на элементах исключающее ИЛИ, И-НЕ
Рисунок 3.8 – Сумматор на элементах исключающее ИЛИ, И-НЕ
Вариант №3
Рисунок 3.9 – Трехразрядный сумматор на элементах И-НЕ
Рисунок 3.10 – Сумматор на элементах И-НЕ
Вариант №4
Рисунок 3.11 – Дешифратор на элементах И-НЕ
Рисунок 3.12 – Блок ds1
Рисунок 3.13 – Блок ds2
Вариант №5
Рисунок 3.14 – Дешифратор на элементах ИЛИ-НЕ
Рисунок 3.15 – Блок ds1
Рисунок 3.16 – Блок ds2
Вариант №6
Рисунок 3.17 – Последовательный регистр
Рисунок 3.18 – D-триггер
Вариант №7
Рисунок 3.19 – Многоразрядный двоичный сумматор
Рисунок 3.20 – Двоичный одноразрядный сумматор
Вариант №8
Рисунок 3.21 – Счетчик
Рисунок 3.22 – D-триггер
Вариант №9
Рисунок 3.23 – Четырехразрядный счетчик на универсальных D-триггерах
Рисунок 3.24 – D-триггер
Вариант №10
Рисунок 3.25 – Четырехразрядный двоичный вычитающий счетчик на универсальных D-триггерах
Рисунок 3.26 – D-триггер
Вариант №11
Рисунок 3.27 – Кольцевой счетчик
Рисунок 3.28 – D-триггер
Вариант №12
Рисунок 3.29 – 2-разрядный счетчик с проверкой правильности работы
Рисунок 3.30 – D-триггер
Вариант №13
Рисунок 3.31 – 2-разрядный синхронный двоичный счетчик
Рисунок 3.32 – JK-триггер
Вариант №14
Рисунок 3.33 – Универсальный регистр
Рисунок 3.34 – D-триггер
Рисунок 3.35 – Коммутатор (2-2И-2ИЛИ)
Вариант №15
Рисунок 3.36 – Мультиплексор с четырьмя информационными входами
Рисунок 3.37 – Коммутатор (4-4И-4ИЛИ)