Синхронные d-триггеры со статическим управлением
В структуре такого триггера (рисунок 12), в отличие от синхронного RS-триггера (рисунок 10, б), имеется один информационный вход D.
Рисунок 12 – D-триггер со статическим управлением на элементах И-НЕ. Условное графическое обозначение (а) и логическая схема (б)
Наличие
парафазных сигналов на входах
и
внутреннего RS-триггера
обеспечиваются с помощью дополнительного
элемента 2. В результате получается
схема триггера-защелки типа D
с управлением уровнем. Работа триггера
поясняется таблицей состояний (таблица
5) и временными диаграммами (рисунок
13).
Таблица 5 – Таблица состояний синхронного D-триггера со статическим управлением
Входы |
Выход |
Режим работы |
|||||
|
|
C |
D |
Qt |
Qt+1 |
||
1 |
0 |
0 |
X |
X |
0 |
Предустановка (асинхронный сброс) |
|
1 |
1 |
0 |
X |
X |
Qt |
Хранение |
|
1 |
1 |
1 |
0 |
0 |
0 |
Подтверждение 0 |
|
1 |
1 |
1 |
0 |
1 |
0 |
Загрузка 0 |
|
1 |
1 |
1 |
1 |
0 |
1 |
Загрузка 1 |
|
1 |
1 |
1 |
1 |
1 |
1 |
Подтверждение 1 |
|
Рисунок 13 – Временные диаграммы работы синхронного D-триггера со статическим управлением
Режимы
предустановки и хранения
данного триггера обеспечиваются также
как и в синхронном RS-триггере.
В режиме хранения при нулевом сигнале
на входе С на выходах элементов 1 и 2
(рисунок 12, б) действуют единичные
сигналы
и
элемент памяти сохраняет свое состояние.
В режиме загрузки записываемая информация поступает на информационный вход D. В момент поступления единичного сигнала на вход С на выходах и вырабатываются соответствующие парафазные сигналы, которые устанавливают внутренний асинхронный RS-триггер в состояние, определяемое сигналом на входе D. Таким образом, D-триггер реализует задержку сигнала с помощью тактирования, принимая сигнал со входа D только по разрешению тактового сигнала С. При единичном сигнале на входе С следующее состояние триггера Qt+1 определяется значением сигнала на входе D (режим прозрачности триггера). При изменении сигнала на входе С с единичного значения на нулевое триггер переходит в режим хранения, «защелкивая» в элементе памяти последнее значение сигнала на входе D.
На рисунке 12, б проставлены сигналы, обеспечивающие режим загрузки единицы.