4.2 Разработка цифровой части

Разработка делителя частоты.

Начнём разработку цифровой схемы с генератора частоты дискретизации, им будет делитель тактовой частоты шины ISA на счётчике. Для рассчитанного ранее коэффициента деления требуемая разрядность счётчика равна 13, для получения такой разрядности используем четыре четырёхразрядных счётчика, включённых каскадом. Выберем микросхему К1533ИЕ19, представляющую собой два четырёхразрядных синхронных двоичных счётчика, имеющих входы разрешения и асинхронного сброса.

Рисунок 5 – Эпюры работы микросхемы К1533ИЕ19

Составим принципиальную схему делителя частоты на двух микросхемах К1533ИЕ19 [8].

Рисунок 6 – Принципиальная схема делителя частоты

Разработка счётчика адреса.

Для разработки счётчика адреса воспользуемся также микросхемами К1533ИЕ19. Требуемая разрядность шины адреса 14 бит, значит потребуется две микросхемы К1533ИЕ19. Также требуется обеспечить возможность сброса счётчика для обнуления адреса и контроль переполнения счётчика. Для обеспечения контроля переполнения счётчика используем 13-й бит счётчика адреса.

Рисунок 7 – Принципиальная схема счётчика адреса

Выбор АЦП и БЗУ.

При выборе АЦП будем руководствоваться критериями, полученными ранее, а именно:

1. Разрядность АЦП: 8

2. Наличие входа запуска, входа опорного напряжения и выхода, сигнализирующего о состоянии АЦП, то есть о том, оцифровал ли он входные данные и готов ли он к новому запуску.

3. Напряжение питание должно быть равно либо 5 В, либо 12 В, что соответствует питающим напряжениям шины ISA.

Этим критериям соответствует микросхема АЦП AD7819. Время преобразования этого АЦП 4.5мкс, что позволяет использовать её на частотах до 200 кГц. Как ранее указывалось, в качестве опорного напряжения для АЦП зададим питающее напряжение шины ISA. Запускать АЦП будем с частотой дискретизации, формируемой делителем частоты Fd.

В качестве БЗУ выберем статическое ОЗУ, которое должно иметь объём 16 Кбайт. Этому требованию удовлетворяет ОЗУ W24129A, выпускаемое в 28-выводном DIP корпусе, требующая однополярное питание 5 В и имеющее выводы разрешения записи и чтения. Так как сигналы Qреж, ЧтВУ и сигнал разрешения записи инверсны, то есть активным уровнем является ноль, то для выполнения этого условия используем микросхему логического ИЛИ КР531ЛЛ1.

Разработка буфера данных.

Требуется разработать буферное устройство, осуществляющее передачу 8-ми битных данных в одном режиме работы из АЦП в БЗУ, а в другом режиме работы из БЗУ в ПК. Важным аспектом является присутствие Z-состояния на выходах, подключённых к шине ISA в первом режиме работы. В качестве буфера данных можно использовать две 8-х разрядных микросхемы шинного драйвера КР1533АП5.

Для реализации переключения направления передачи с помощью сигнала Qреж будем подавать его на входы EA неизменным, и на входы EB инвертированным с помощью микросхемы сшестерённого НЕ КР1533ЛН1.

Рисунок 8 – Принципиальная схема буфера данных

Кроме разработанных узлов необходимо использовать некоторую вспомогательную логику. Для формирования сигнала о завершении режима 2 – режима передачи данных в ПК, будем использовать селектор адреса. Пусть адрес 310h должен перевести адаптер в режим 1 – режим оцифровки. В двоичной системе этот адрес выглядит так 001100010000b. Тогда селектор адреса должен реализовывать следующую логическую функции:

у= . Селектор адреса должен выдавать 1 только при активном сигнале шины #IOW.

Для выполнения операции отрицания возьмем микросхемы сшестерённого НЕ КР1533ЛН1, для выполнения операции “И” – две микросхемы КР1533ЛИ6 сдвоенных четырехвходовых “И” и одну микросхему счетверенного И КР1533ЛИ8.

Рисунок 9 – Принципиальная схема селектора адреса

Для формирования сигнала о режиме работы системы Qреж используем RS-триггер, который сбрасываться сигналом с селектора адреса, а переводиться в единицу сигналом переполнения счетчика адреса. В качестве RS-триггера используем микросхему КР1533ТР2, содержащую четыре триггера.

Для передачи информации о режиме работы адаптера Qреж микропроцессорной системе по шине данных будем использовать шинный формирователь и линию D7 шины данных. Передача будет осуществляться выставлении на шину активного сигнала #IOR и при одновременном срабатывании селектора адреса. Задействуем один из каналов микросхемы КР1533АП5, микросхему “ИЛИ” КР531ЛЛ1 и “НЕ” КР1533ЛН1.