14.3. Структура мікропроцесора

Структура мікропроцесора (К1810ВМ86), що представлена на рисуноку 14.4, складається з наступних основних пристроїв: обробки інформації (ПО), зв'язку з каналом (ПЗК), керування та синхронізації (ПКС).

Пристрій обробки інформації (ПО) призначений для обробки даних та формування виконавчих адрес. До його складу входять: шістнадцятирозрядний арифметико-логічний пристрій (АЛП), мікропрограмний пристрій керування та блок регістрів.

АЛП виконує арифметичні та логічні операції з восьми- та шістнадцятирозрядними операндами. За результатами формуються ознаки, котрі записуються в регістр F.

Мікропрограмний пристрій керування - це сукупність мікропрограмного пристрою керування та апаратно-реалізованих засобів керування.

Блок регістрів містить програмно-доступні регістри трьох типів: регістри загального призначення AH, AL, BH, BL, CH, CL, DH, DL, SF, BP, DI, SI, регістр ознак F, сегментні регістри CS, DS, SS, ES.

Рисунок 14.4 – Структурна схема мікропроцесора К1810ВМ86

Регістри AH, AL, BH, BL, CH, CL, DH, DL утворюють групу HL регістрів даних і використовуються при виконанні арифметичних та логічних команд. Вказані регістри можна адресувати як чотири шістнадцятирозрядних чи вісім восьмирозрядних регістрів.

Регістри SP, BP, DI, SI адресуються тільки як шістнадцятирозрядні, які є регістрами-вказівниками (чи індексними). Вони використовуються для зберігання адреси зміщення всередині поточного сегмента стека чи даних при обчисленні адреси, а також при виконанні арифметичних та логічних команд.

Сегментні регістри CS, DS, SS та ES призначені для зберігання базових адрес (адреси початкових комірок сегментів) і дозволяють адресувати пам'ять до 1 Мбайта шляхом розподілу її на сегменти обсягом до 64 Кбайт.

Вміст регістра CS визначає поточний сегмент команд. Усі команди вибираються із пам'яті відносно даного сегмента, а вміст регістра IP використовується як зміщення.

Обчислення виконавчої адреси відбувається в суматорі адреси (СМА). Вміст регістра DS визначає поточний сегмент даних.

Регістр-вказівник команд IP виконує функції програмного лічильника (лічильник команд).

Регістр ознак F. Формат регістра ознак показано на рисунку 14.5, де:

TF - ознака покрокового виконання програм; IF - ознака дозволу переривання: "1" - переривання дозволені, "0" - переривання заборонені; DF - ознака напряму обробки рядків: якщо DF=0, рядки обробляються від молодшої адреси до старшої, тобто адреси в рядку автоматично збільшуються, якщо DF=1, то навпаки; OF - ознака переповнення, що сигналізує про втрату старшого біта результату додавання чи віднімання в зв'язку з переповненням розрядної сітки; SF - ознака знака; ZF - ознака нуля; AF - ознака додаткового переносу; PF - ознака парності; CF - ознака переносу. Останні п'ять ознак мають функціональне призначення, як у мікропроцесорі КР1821ВМ85.

15 0

OF

DF

IF

TF

SF

ZF

AF

PF

CF

Рисунок 14.5 – Регістр ознак

Черга команд являє собою набір байтових регістрів і виконує роль регістра команд. Довжина черги становить 6 байт, що відповідає формату максимально довгої команди.

Наявність черги команд, а також здатність ПО та ПЗК працювати паралельно дозволяють сумістити у часі фази вибірки команди та виконання заданої операції; поки одна команда виконується у пристрої обробки, ПЗК здійснює вибірку наступної команди. Таким чином досягається висока щільність завантаження шини та збільшення швидкості виконання програми.

Пристрій обробки має ряд буферних регістрів (БР), які використовуються для підвищення здібності навантаження внутрішньопроцесорних шин.

Пристрій зв'язку з каналом виконує операції обміну з зовнішньою пам'яттю, вибірки команд та завантаження їх у чергу.

Для збереження команд, які пересилаються, а також адрес у складі ПЗК є два буферних регістри (БР).

Пристрій керування та синхронізації керує роботою мікропроцесора. Пристрій дешифрує команди, а також сприймає та обробляє необхідні керуючі сигнали. До його складу входить блок мікропрограмного керування, в якому реалізовано програмування на мікрокомандному рівні.