§ 3.3.3. Цифровые микроэлектронные устройства

К этим устройствам относятся логические элементы и логические узлы.

Логические элементы служат для выполнения простейших логических операций над цифровой информацией. По типу компонентов, используемых для построения логических операций (И, ИЛИ, НЕ), различают следующие типы логических элементов:

Рис. 8. Схемы логических элементов:

а—по типу ДТЛ; б—по типу ТТЛ; в—по типу ЭСЛ; г — на полевых транзисторах.

а) с диодно-транзисторной логикой — ДТЛ (рис. 8, а);

б) с транзисторно-транзисторной логикой — ТТЛ (рис. 8,6);

в) с эмиттерными связями — ЭСЛ (рис. 8, в).

Обычно какая-то одна логическая функция является основной для данной системы элементов. Как правило, это универсальная функция И — НЕ или ИЛИ — НЕ.

Рассмотрим в качестве примеров логические элементы, изображенные на рис. 8. В первой схеме с тремя входами операцию И осуществляет диодная часть (диоды VД1 — VДЗ) с резисторами R₁, R₂ и транзистором VТ1. Усилительный каскад-инвертор на транзисторе VТ2 выполняет операцию НЕ, диод VД5 служит для надежного запирания транзистора VТ2.

При низком потенциале на всех входах (логический 0) диоды VД1 — VДЗ открыты, оба транзистора закрыты, потенциал коллектора (на выходе схемы) практически равен U_и.п.2 (логическая 1). При подаче на все входы одновременно логической 1 (+ U_вх) диоды VД1 — VД2 закрываются, транзисторы открываются; потенциал коллектора (на выходе схемы) понижается, что соответствует логическому 0.

Вторая схема (рис. 7, б) типа транзисторно-транзисторной логики характеризуется более высоким быстродействием. В этой схеме операцию И реализует многоэмиттерный транзистор VТ1, а операцию НЕ — сложный инвертор на транзисторах VТ2 — VТ4. Если на все эмиттеры транзистора VТ1 поступает высокий потенциал (логическая 1), то все переходы эмиттер-база закрываются, а переход база — коллектор открывается.

Ток коллекторного перехода транзистора VТ1, протекающий через переход эмиттер-база транзистора VТ2, вводит последний в режим насыщения. Благодаря этому транзистор VТЗ заперт низким потенциалом коллектора транзистора VТ2, а транзистор VТ4 — насыщен из-за наличия высокого потенциала на его входе. Это обеспечивает почти нулевой потенциал на выходе схемы (логический 0).

Если хотя бы на один вход схемы поступит сигнал логического 0 (низкий потенциал), то транзистор VТ2 войдет в режим отсечки, обеспечивая отпирание высоким потенциалом коллектора транзистор VТЗ, который в этом случае работает как эмиттерный повторитель. Эти две схемы выполняют логическую операцию И — НЕ.

Третья схема (рис. 7, б) представляет собой элемент транзисторной логики с эмиттерными связями (типа ЭСЛ). Когда на входы А, В, С подан логический 0 (низкий отрицательный потенциал), то транзисторы VТ2, VТЗ, VТ4 закрыты, VТ1, VТ5 открыты, так как на их базах положительные потенциалы, VТ6 открыт незначительно. В этом случае на выходе 2 логический 0, а на выходе 1 логическая 1.

При подаче хотя бы на один из входов А, В, С логической 1 (высокий потенциал) транзистор VТ1 закрывается, потенциалом с резистора R₄ (больше E_o) транзистор VТ5 закрывается, а транзистор VТ6 открывается. На выходе 1 будет логический 0, а на выходе 2 — логическая 1. Таким образом, на выходе 1 выполняется логическая операция ИЛИ — НЕ, а на выходе 2 — логическая операция ИЛИ.

Использование в этой схеме транзисторов в ненасыщенном режиме, а также эмиттерных повторителей на выходах резко повышает быстродействие (3—5 нc) и нагрузочную способность, но логические 0 и 1 (соответственно 0,31; 1,45В) не сильно отличаются, что снижает помехоустойчивость таких элементов.

Четвертой схемой (рис. 7, г) является инвертор, выполненный на МОП-транзисторах. Эти схемы наиболее технологичные, но обладают невысоким быстродействием в связи с зарядом схемных емкостей.

На основных типовых логических элементах строятся логические узлы: триггеры, регистры, сумматоры, счетчики и др.

Триггер — это устройство, имеющее два устойчивых состояния равновесия. Одно принимается за логический 0, а другое — за логическую 1.

Триггеры классифицируются так:

а) по способу записи информации: несинхронизируемые (асинхронные); синхронизируемые (синхронные);

б) по способу организации логических связей: триггеры с раздельной установкой состояний 0 и 1 (RS-триггеры); триггеры со счетным входом (Т-триггеры); универсальные триггеры (JK-триггеры); триггеры с приемом информации по одному входу (D-тригеры).

Рис. 9. Триггеры:

а — принципиальная схема; б — на элементах ИЛИ — НЕ; в — JК-триггер;

г — D-триггер; д — условное обозначение RS-триггера; е — условное обозначение Т-триггера; к — условное обозначение .JK-триггера; л — условное обо­значение D-триггера.

Триггер — это двухкаскадный усилитель постоянного тока с положительной обратной связью. Схема его изображена на рис. 9, а, д. При подаче на вход 5 логической 1 (высокий потенциал) транзистор VТ2 открывается, потенциал его коллектора уменьшается, что приводит к запиранию транзистора VТ1. При снятии входного сигнала схема своего состояния не меняет, т. е. на выходе 0. — логическая 1, а на выходе 0 — логический 0. При подаче на вход R логической 1 — схема опрокидывается, т. е. состояние транзисторов меняется. Первое состояние триггера соответствует единичному состоянию, а второе — нулевому.

Триггеры можно выполнять и на логических элементах И — НЕ, ИЛИ — НЕ (рис. 9, б). Если на оба входа рассмотренного RS-триггера подать входные сигналы (логическую 1), то после окончания их действия схема триггера может принять любое значение: логической 1 или логического 0. Если добавить на входы RS-триггера по логической операции И, то этот недостаток в схеме устраняется и триггер становится универсальным типа JK (рис. 9, в, к). Если объединить оба входа триггера (С — счетный вход), то он опрокидывается при приходе каждого импульса на вход, и такой триггер называется типа Т (рис. 9, е). В Д-триггере на входе стоит логический элемент НЕ, благодаря которому триггер возвращается в исходное положение после окончания действия входного сигнала по входу D. Такой триггер выступает как элемент задержки (рис. 8, г, л).

Триггеры широко применяются в счетчиках, регистрах (рис. 9).

Счетчики служат для подсчета количества сигналов, поступающих на его вход. Они бывают простые и реверсивные. Простые счетчики могут быть суммирующими, показания которых увеличиваются на единицу с приходом каждого следующего импульса и вычитающими, показания, которых соответственно уменьшаются на единицу. Реверсивные счетчики могут работать одновременно как суммирующие и как вычитающие и являются, по сути, комбинациями суммирующих и вычитающих счетчиков.

Рис. 10. Счетчики и регистры:

а — счетчики последовательного типа; б — временная диаграмма работы счетчика последовательного типа; в — счетчики параллельного типа; г — регистр с параллельным кодом; д — регистр с последовательным кодом.

На рис. 10, а показана функциональная схема простого трехразрядного счетчика. Пусть в исходном состоянии все триггеры находятся в состоянии 0. Первый входной импульс переведет триггер Т1 в состояние (1) и на выходе Q1 возникает перепад напряжения. С приходом на вход второго импульса триггер Т1 переходит в состояние 0 и возникший на выходе этого триггера перепад напряжения переводит триггер Т2

в состояние 1 и т. д. При приходе семи импульсов в счетчике будет записано 111, что соответствует числу 7 в двоичном коде. При приходе восьмого импульса триггеры переводятся в состояние 0. Если в этой схеме соединить последовательно не прямые, а инверсные выходы триггеров, то счетчик будет работать как вычитающий.

Для увеличения быстродействия счетчика используют параллельные счетчики, у которых счетные импульсы поступают одновременно на счетные входы всех триггеров (разрядов). Схема такого счетчика дана на рис. 10, в. При поступлении первого счетного импульса триггер Т1 (первый разряд) переходит в состоянии 1, второй счетный импульс возвращает триггер Т1 в исходное состояние, триггер Т2 переходит в состояние 1 и на входы триггера ТЗ поступает разрешающий уровень. Быстродействие существенно увеличивается по сравнению с последовательными за счет того, что при поступлении счетного импульса все разряды счетчика срабатывают одновременно.

Регистром называется функциональное устройство, предназначенное для приема и запоминания информации в виде многоразрядных двоичных чисел (двоичного кода). Он может выполнять и другие операции, например, прием и выдачу двоичного числа в другие узлы. На рис. 10г показана функциональная схема параллельного регистра. Импульсом сброса все триггеры переводятся в нулевое состояние. Число, которое необходимо ввести в регистр для хранения, подается в виде импульсов в параллельном коде. Например, если надо записать число 101, то импульсы подаются на входы триггеров Т1 и ТЗ.

На рис. 10д показана функциональная схема последовательного регистра на синхронизируемых D-триггерах. В этом регистре информационное число, представленное в последовательном двоичном коде, подается разряд за разрядом на 0-вход первого триггера, выход которого соединяется с D-входом последующего триггера и т. д. При этом разряды числа принимаются регистром от старшего к младшему. Для передвижения разрядов используется сдвигающий импульс. Пусть надо записать число 100. Подается на вход 1 старшего разряда. Чтобы эта единица заняла свое место в третьем триггере, надо подать два сдвигающих импульса.

И счетчики и регистры выполняют с помощью стандартных триггеров или в интегральном исполнении отдельной микросхемой, например, микросхема К155ИЕ7 (четырехразрядный двоичный реверсивный счетчик), микросхема К.176ИР10 (восемнадцатиразрядный регистр сдвига).

Дешифратор — это логическая схема, преобразующая кодированную информацию регистров, счетчиков в управляющие сигналы, которые подаются на исполнительные элементы вычислительного устройства, в устройства отображения информации и т. п. Преобразование кодированной информации заключается в переводе двоичной информации в десятичную. Рассмотрим работу регистр а на диодной матрице, который показан на рис. 11 а. Диодная матрица — это четыре элемента И. Развернутая схема элементов И, в качестве которых используют стандартные микросхемы, позволяет наглядно проследить за работой. Если в триггерах регистра записана информация 00, то левые выходы триггеров находятся под высоким потенциалом, а правые выходы — под нулевым. Поэтому VD1, VD2, VD5, VD6 закрыты, а остальные диоды открыты.

Информация	0,	qi	%	Q,
00	+	—	+	—
01	+	-	-	+
10	—	+	+	—.
11	—	+	—	+

Рис. 11. Дешифратор:

а — функциональная схема; б — таблица потенциалов на выходах триггеров.

Выход в этом случае будет только на выходе у₁. Аналогично, если в регистре будет записано 01, 10, 11 —соответственно выходной сигнал будет на выходах у₂, у_3, у₄.

При большом количестве выходных шин применяют многоступенчатые дешифраторы, являющиеся более экономичными. Выходные сигналы в них из первой ступени дешифратора, работающей подобно описанной, поступают на вторую ступень с большим количеством входов и т. д.

Кроме диодных и диодно-транзисторных используют транзисторные схемы дешифраторов, на основе которых изготавливают микросхемы, например, К500И161М (трехразрядный дешифратор).

Сумматор предназначен для сложения чисел. Он является основным узлом арифметико-логического устройства. Одноразрядный полусумматор (рис. 12, а, б) — это логическая схема, предназначенная для суммирования двух одноразрядных чисел. Если на входе полусумматора х₁ = 1, x₂ = 0, то |на выходе схемы ИЛИ возникает сигнал 1, а на выходе схемы И1 сигнала не будет. Таким образом на вход схемы НЕ (и на общий выход Р полусумматора) поступает 0. На выходе схемы НЕ будет 1, поэтому на входе схемы И2 поступают единицы, значит на ее выходе, а это выход S полусумматора, образуется сигнал 1. Таким образом, выполнено сложение 1 + 0 == 1. Когда х₁= х₂= 1, то на выходах схем И1, ИЛИ возникают 1. Тогда на выходе схемы НЕ сигнал 0 и схема И2 не пропустит 1 на выход от ИЛИ. Таким образом, на выходе S полусумматора будет 0, а на выходе Р — 1. И в этом случае сложение оказалось правильным, так как 1 + 1 == 10, т. е. сумма в данном разряде равна 0 и есть единица переноса в старший разряд.

Результат суммирования двух многоразрядных чисел определяется не только значениями разрядов слагаемых, но и переносами, возникающими из младших разрядов.

Рис. 12. Сумматоры:

а — полусумматор; б — условное обозначение полусумматора; в — сумматор на три входа; г — условное обозначение сумматора на три входа; д — комбинационный сумматор; е — сумматор параллельного типа.

Поэтому одноразрядный сумматор должен иметь три входа: два для ввода разрядов слагаемых и один для подсуммирования единицы переноса. Такой сумматор можно выполнить на двух полусумматорах (рис. 12, в, е). Используя работу полусумматора, нетрудно доказать, что при приходе на входы трех единиц на выходах будут S = 1 и Р = 1. И действительно, 1+1+1=11. Итак, если в данном разряде чисел х₁ и х₂ —единицы, и еще есть единица переноса из младшего разряда, в результате сложения будет единица в данном разряде и единица переноса в старший разряд, значит, получится число 3.

Комбинационный сумматор (рис. 12, д) состоит из полусумматора и сумматоров на три входа. Одно число поступает из регистра А на одни входы сумматоров, а второе число из регистра В — на другие входы. Сумма с выхода S каждого элементарного сумматора поступает в соответствующие разряды (триггеры) регистра суммы. Единицы переноса с выходов Р элементарных сумматоров поступают на входы соседних таких же сумматоров, где происходит сложение старших разрядов. В данном сумматоре слагаемые поступают из двух регистров в последовательном коде, начиная с младшего разряда.

Для увеличения быстродействия строят сумматоры параллельного действия, где два числа складываются одновременно по всем разрядам (рис. 12, е).

Работу этого сумматора рассмотрим на примере суммирова­ния двух кодов 001 и 001. После подачи указанных кодов одновременно на входы сумматоров SM1 — SMЗ на выходе SМ1 появится сигнал переноса, который передастся на второй сумматор и на его выходе S появится единица, которая и запишется в регистре суммы во втором разряде.