
- •Функциональные узлы логических и цифровых устройств
- •5.1 Основные логические функции
- •Логическое умножение (конъюнкция), операция "и"
- •Логическое сложение (дизъюнкция), операция "или"
- •Логическое отрицание (инверсия), (операция "не")
- •Основные положения и теоремы алгебры логики
- •Виды логики
- •5.2 Схемная реализация логических элементов
- •5.2.1 Диодно-резисторные схемы
- •5.2.2 Диод-транзисторные схемы
- •5.2.3 Транзисторно-транзисторные схемы
- •5.2.4 Логические элементы на полевых мдп транзисторах
- •5.2.5 Основные параметры логических элементов
- •Контрольные вопросы к разделу 5.1 - 5.2
- •5.3 Триггеры в интегральном исполнении
- •5.3.1 Асинхронный r-s триггер на логических элементах
- •5.3.2 Синхронный r-s триггер
- •Контрольные вопросы к разделу 5.3
- •5.4 Счетчики
- •5.4.1 Двоичный счетчик с последовательным переносом
- •5.4.2 Счетчик с последовательным переносом на вычитание
- •5.4.3 Двоичный счетчик с параллельным переносом
- •5.4.4 Реверсивный счетчик с параллельным переносом
- •5.4.5 Счетчики с произвольным коэффициентом пересчета
- •5.4.6 Двоично-десятичные счетчики
- •Контрольные вопросы к разделу 5.4
- •5.5 Регистры
- •5.5.1 Регистр параллельного типа
- •5.5.2 Последовательный регистр
- •5.5.3 Реверсивный сдвигающий регистр
- •5.6 Дешифратор и шифратор
- •5.6.1 Дешифратор
- •5.6.2 Шифратор
- •5.6.3 Преобразователи кодов
- •5.7 Распределитель (демультиплексор) и мультиплексор
- •5.7.1 Демультиплексор
- •5.7.2 Мультиплексор
- •5.8.2 Операция вычитания
- •5.8.3 Операция умножения цифровых сигналов
- •Контрольные вопросы к разделу 5.8
- •5.9 Устройства для хранения информации (Запоминающие устройства)
- •5.9.2 Оперативные запоминающие устройства (озу)
- •Контрольные вопросы к разделу 5.9
- •5.10 Микропроцессор
- •5.10.1 Общие сведения
- •5.10.2 Микропроцессор к580вм80а
- •Обозначение и функциональное назначение выводов мс.
- •Система команд микропроцессора
- •Команды пересылок
- •Арифметические и логические команды
- •Команды управления
- •5.11 Микропроцессорный комплект (мк)
- •5.11.1 Общие сведения
- •5.11.2 Программируемый параллельный интерфейс кр580вв55а
- •5.11.3. Универсальный программируемый таймер кр580ви53 (ppi)
- •5.11.4 Программирование мк
- •Контрольные вопросы к разделам 5.10 - 5.11
- •Преобразователи сигналов
- •6.1. Ограничители сигнала
- •6.2 Устройства сравнения (нуль-органы)
- •6.3 Выполнение простейших математических операций с сигналами в аналоговой форме Сложение и вычитание
- •Контрольные вопросы к разделам 6.1 - 6.3
- •6.4 Амплитудная модуляция
- •6.5 Амплитудное детектирование
- •6.6 Фазовая и частотная модуляция
- •6.7. Фазовое детектирование
- •6.8 Частотное детектирование
- •Контрольные вопросы к разделам 6.4 - 6.8
- •6.9 Цифро-аналоговые и аналого-цифровые преобразователи
- •6.10 Широтно-импульсный и частотно-импульсный модулятор
5.3.1 Асинхронный r-s триггер на логических элементах
Схема триггера с использованием элементов "2ИЛИ-НЕ", таблица состояний и его условное обозначение приведены на рисунке 5.14.
Название входов триггера происходит от английских слов reset (R) – cброс; set (S) – установка.
Триггер
имеет два входа и два выхода – прямой
и инверсный, причем всегда – если Q = 1,
то
= 0 и наоборот. Состояние Q =
недопустимо.
Обозначение входных и выходных цепей:
R – вход установки нуля ("0");
S – вход установки единицы ("1");
Q – прямой выход;
– инверсный выход.
Для понимания принципа работы триггера необходимо помнить, что наличие "1" на одном из входов схемы "2ИЛИ-НЕ" однозначно определяет на ее выходе "0"; при наличии на одном из входов "0" необходимо знать состояние второго входа, чтобы определить выходной сигнал.
R |
S |
|
|
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
* |
* |


а
б в
а – схема; б – таблица состояний; в – условное обозначение
Рисунок 5.14 – Асинхронный RS триггер на элементах "2ИЛИ-НЕ"
Если R = "0", S = "0", то возможно два состояния выходов Q = "1", = "0" и Q = "0", = "1". При R = "1", S = "0" состояние выходов однозначно: Q = "0"; = "1", при R = 0, S = 1 – Q = "1", = "0". Состояние R = "1", S = "1" для такого триггера недопустимо.
Аналогично работает триггер на элементах "2И-НЕ", схема которого, таблица состояний и условное графическое обозначение приведены на рисунке 5.15.
R |
S |
|
|
0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
* |
* |


а б в
а – схема; б – таблица состояний (* – недопустимое состояние); в – условное обозначение
Рисунок 5.15 – Асинхронный R-S триггер на элементах "2И-НЕ"
Отличие заключается только в том, что он имеет инверсные входы, то есть устанавливается в состояние "1" при S = "0", и сбрасывается на нуль при R = "0". Это отражено и в условном обозначении триггера: на входных цепях указывается знак инверсии (рисунок 5.15в). Запрещенная комбинация для входных сигналов этой схемы R = "0", S = "0". При рассмотрении работы этого триггера необходимо помнить, что наличие "0" на одном из входов схемы "2И-НЕ" однозначно определяет на выходе "1". Если на одном из входов "1", то необходимо знать состояние второго входа, чтобы определить выходной сигнал.
5.3.2 Синхронный r-s триггер
При работе асинхронного R-S триггера из-за задержки переключения логических элементов возможны режимы "состязаний", в результате которых выходной сигнал на некоторое время принимает ложные значения, что может нарушить функционирование устройства. Устранить ошибки такого типа позволяет способ временного стробирования. Вырабатываемый устройством сигнал в этом случае передается на последующие устройства не непрерывно, а только в такой отрезок времени, когда искажение правильных значений выходного сигнала за счет "состязаний" заведомо исключено. Временное стробирование обеспечивается тактовыми импульсами, поэтому синхронный R-S триггер имеет дополнительный выход С, на который подается синхронизирующий сигнал.
Схема триггера, таблица состояний и условное обозначение приведены на рисунке 5.16.
|
|
R |
S |
R’ |
S’ |
Q |
|
||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|
|
0 |
0 |
1 |
1 |
1 |
1(0) |
0(1) |
||||||
|
0 |
1 |
0 |
1 |
1 |
1(0) |
0(1) |
||||||
|
0 |
0 |
0 |
1 |
1 |
1(0) |
0(1) |
||||||
|
0 |
1 |
1 |
1 |
1 |
1(0) |
0(1) |
||||||
|
1 |
0 |
1 |
1 |
0 |
1 |
0 |
||||||
|
1 |
1 |
0 |
0 |
1 |
0 |
1 |
||||||
|
1 |
0 |
0 |
1 |
1 |
1(0) |
0(1) |
||||||
|
1 |
1 |
1 |
0 |
0 |
* |
* |
||||||
|
|
|
|
||||||||||
|
|
|
|
||||||||||
|
|
|
|
||||||||||
|
|
|
|
||||||||||
|
|
|
|
Rn |
Sn |
Qn+1 |
0 |
0 |
Qn |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
* |
C
в г
t1-(R=0, S1=1); Q=0→Q=1
t2-(R=1, S=0); Q=1→Q=0
t3-(R=0, S=0); перехода нет
t4-(R=0, S=1); Q=0→Q=1
t5-(R=0, S=1); перехода нет
д
а – схема; б – таблица состояний; в – упрощенная таблица состояний; г – условное обозначение; д – диаграммы работы
Рисунок 5.16 – Синхронный R-S триггер на элементах "2И-НЕ"
На каждом входе асинхронного R-S триггера добавлено по элементу "2И-НЕ"; одни из входов этих элементов объединены, и на них подается сигнал "С", другие входы являются информационными, но поданные на них сигналы поступают к базовой ячейке триггера лишь при наличии "1" на входе "С". Вследствие двойной инверсии на элементах"2И-НЕ" логика работы этого триггера подобна работе триггера на элементах "2ИЛИ-НЕ".
Изменение состояния триггера происходит с приходом тактового (синхронизирующего) импульса (вход С). В таблице истинности приняты следующие обозначения:
Rn, Sn – состояния входов при приходе n-ного тактового импульса; Qn – состояние прямого выхода до прихода n-ного тактового импульса; Qn+1 – состояние выхода сразу после окончания n-го тактового импульса, которое действует до прихода n+1 импульса. Предполагается, что тактовые импульсы короткие и за время действия одного импульса состояние входов не изменяется. На рисунке 5.16д приведены временные диаграммы работы триггера, иллюстрирующие возможные переходы.
На рисунке 5.17 приведены схема, таблица состояний и диаграммы работы синхронного триггера на элементах "2ИЛИ-НЕ".
-
C
R
S
R’
S’
Q
1
0
1
0
0
1(0)
0(1)
1
1
0
0
0
1(0)
0(1)
1
1
1
0
0
1(0)
0(1)
1
0
0
0
0
1(0)
0(1)
0
0
1
1
0
0
1
0
1
0
0
1
1
0
0
1
1
0
0
1(0)
0(1)
0
0
0
1
1
*
*
а б
В
а – схема; б – таблица состояний; в – диаграммы работы
Рисунок 5.17 – Синхронный R-S триггер на элементах "2ИЛИ-НЕ"
Необходимо отметить, что синхронный R-S триггер на элементах "2И-НЕ" переключается при переходе сигнала на входе С с "0" на "1", т. е. передним фронтом импульса. В триггере, выполненном на элементах "2ИЛИ-НЕ", переключение осуществляется задним фронтом, т.е. на переходе сигнала на входе "С" с "1" на "0". Этот факт отражается в условном обозначении триггеров: если переключение осуществляется передним фронтом, то на входе "С" ставится знак / или , а если задним фронтом, то знак \ или .
5.3.3 D-триггер (триггер-задержки)
Асинхронный D-триггер (рисунок 5.18а) – это триггер с одним входом, и работает он следующим образом: значение сигнала на выходе Q в последующий такт равно значению сигнала на входе D в предыдущем такте. Наличие инвертора исключает запрещенные состояния входов R="1"; S="1".
Однако асинхронный D-триггер используется редко, так как его выход повторяет входной сигнал после окончания режима "состязаний". Наибольшее распространение получил синхронный D-триггер. Схема триггера приведена на рисунке 5.18б. При отсутствии синхроимпульсов (С="0") состояние триггера остается неизменным. При условии С="1" триггер передает на выход сигнал, поступивший на его вход D в предыдущем такте. Временные диаграммы работы синхронного D-триггера приведены на рисун- ке 5.18в.
В
отсутствии сигнала на входе С, на выходе
D3 и D2 – логическая "1" и информационный
сигнал на входе D не изменяет его
состояния. Если подается тактовый
импульс и при этом D="1", то на выходе
D2 – "0". Этот сигнал, поступая на
вход D4 (S'), устанавливает Q="1" и
одновременно блокирует D5. При D="0"
и С="1" на выходе D1 будет "1"; на
выходе D2 в этом случае будет "0" и
триггер станет в состояние Q = "0";
=
"1". Таким образом, в D-триггере
записывается та информация, которая
была на входе D до прихода импульса
синхронизации. Триггер осуществляет
задержку установки сигнала на выходе
на время от начала изменения сигнала
на входе D до прихода тактового импульса.
Состояние на выходе сохраняется до
прихода тактового импульса.
В связи с этим D-триггер называют триггером задержки. Кроме входов D и С очень часто в схему триггера дополнительно вводят асинхронные входы R и S, что и показано на рисунке 5.18г
а б
-
C
D
Q
0
0
0(1)
0
1
0(1)
1
0
0
1
1
1
в г д
а – принципиальная схема асинхронного D-триггера; б – принципиальная схема синхронного D-триггера; в – временные диаграммы работы D-триггера; г) условное графическое обозначение D-триггера; д) таблица состояний.
Рисунок 5.18 – D-триггер
5.3.4 Т-триггер (счетный триггер)
Логика работы Т-триггера может быть представлена следующим образом: триггер инвертирует свое предыдущее состояние при подаче на его вход С единичного сигнала. Схема триггера с потенциальными входами, выполненного на элементах "2И-НЕ", приведена на рисунке 5.19а.
-
С
Qn
Qn+1
0(1)
1(0)
а б в
а – принципиальная схема Т-триггера на элементах "2И-НЕ"; б – временные диаграммы работы триггера; в – таблица переходов; г – условное обозначение.
Рисунок 5.19 – Т-триггер
Для реализации Т-триггера в синхронном R-S триггере вводят обратные связи. На элементах D1; D2 выполнена схема управления, а на D3; D4 – R-S триггер. Согласно таблице состояний R-S триггера состояние R'="1", S'="1" не вызывает его переключения. Для схемы управления С="1" разрешает прохождение на выходы R' и S' сигналам Q и . Если на С="0", то на входах R' и S' установятся "1". Допустим, что исходное состояние Q="1"; ="0"; C="0" в этом случае R'="1"; S'="1" и R-S триггер не изменяет своего состояния. Второй этап: Q="1"; ="0" и на вход С подаем "1". В этом случае R'="0"; S'="1", что вызовет переключение R-S триггера.
Третий этап: подаем на тактовый вход С="0", который, как и на первом этапе, не вызовет переключения R-S триггера.
Четвертый этап: при Q="0", ="1" подаем на вход С="1". В этом случае R'="0"; S'="1", что вызывает переключение R-S триггера. Таким образом, триггер изменяет свое состояние при каждом положительном перепаде напряжения на входе С. Диаграмма работы Т-триггера приведена на рисунке 5.19б. Такая схемная реализация не единственно возможный вариант. При использовании в качестве базового элемента "2ИЛИ-НЕ" возможна реализация Т-триггера, переключающегося задним фронтом импульса. Т-триггер используют в качестве делителей частоты на 2 и базового элемента в счетчиках с последовательным переносом. В схемах триггеров, выпускаемых в интегральном исполнении, дополнительно вводят асинхронные входы R и S, что и отражено в условном обозначении (рисунок 5.19г)
5.3.5 J-K триггер
Наиболее универсальным является J-K триггер. Схема и таблица состояний простейшего J-K триггера приведена на рисунке 5.20.
C |
J |
K |
Qn |
Qn+1 |
|
0 |
0 |
0(1) |
0(1) |
|
1 |
0 |
0(1) |
0(1) |
|
0 |
1 |
0(1) |
0(1) |
|
1 |
1 |
0(1) |
0(1) |


а б в
а–- схема; б – таблица состояний; в – условное обозначение
Рисунок 5.20 – J-K триггер
J-K триггер отличается от синхронного R-S триггера наличием дополнительных обратных связей, как в Т-триггере, которые устраняют неопределенность в таблице состояний, и дополнительными входами J и K. Назначение входов J и K такое же, как и входов R и S.
В таблице состояний приведены сигналы на входах J и K в момент времени tn и сигналы на выходах Q и в момент времени t n+1 (после прихода тактового импульса).
При входных сигналах J=0; K=0 состояние выходов не изменяется, так как состояние низкого уровня на одном из входов системы "И" отменяет происхождение сигналов от других входов и удерживает выходной сигнал на высоком уровне. Когда на входы J и K поданы взаимно противоположные уровни, то после прихода тактового импульса на выходах J-K триггера устанавливаются состояния, как и в R-S триггере. При подаче на входы J и K одновременно "1" триггер переходит в состояние, противоположное предыдущему. В этом случае можно считать, что входы объединены и на них подана "1", то есть реализована схема Т-триггера (рисунок 5.19)
Для надежности работы триггерных ячеек в многоразрядных устройствах разработаны двухступенчатые триггеры, называемые "мастер-помощник". Схема двухступенчатого J-K триггера приведена на рисунке 5.21.
а б
а – схема; б – условное обозначение
Рисунок 5.21 – Двухступенчатый J-K триггер
На вход второго триггера тактовый сигнал подается через инвертор D5. Двухступенчатым триггером управляет полный (с фронтом и срезом) тактовый импульс.
Входная комбинация сигналов на входах J и K в триггер "мастер" (D3,D4) будет записана положительным перепадом. В этот момент информация в триггер "помощник" попасть не может, так как на выходе D5 логический ноль. Когда придет отрицательный перепад (на выходе инвертора он будет как положительный), информация перепишется в триггер "помощник".
В реальных МС J-K триггеров на входах J и K устанавливают дополнительную логику, а также дополняют схему асинхронными входами R и S (рисунок 5.21б). В состав наиболее распространенных серий ИМ К155 и К176 входят следующие типы триггеров: К155ТВ1 – один J-K триггер; К176 ТВ1 – два J-K триггера; К155 ТМ2, К176 ТМ2 по два D-триггера; К555 ТР2 и К561 ТР2 по четыре R-S триггера.
При разработке схем цифровых устройств целесообразно использовать ИМС одного типа. На рисунке 5.22 приведены некоторые схемы взаимного преобразования триггеров.
а б в г
а – "D" "T"; б – "J-K" "T"; в – "J-K" "T"; г – "J-K" "D"
Рисунок 5.22 – Схемы взаимного преобразования триггеров