
- •Функциональные узлы логических и цифровых устройств
- •5.1 Основные логические функции
- •Логическое умножение (конъюнкция), операция "и"
- •Логическое сложение (дизъюнкция), операция "или"
- •Логическое отрицание (инверсия), (операция "не")
- •Основные положения и теоремы алгебры логики
- •Виды логики
- •5.2 Схемная реализация логических элементов
- •5.2.1 Диодно-резисторные схемы
- •5.2.2 Диод-транзисторные схемы
- •5.2.3 Транзисторно-транзисторные схемы
- •5.2.4 Логические элементы на полевых мдп транзисторах
- •5.2.5 Основные параметры логических элементов
- •Контрольные вопросы к разделу 5.1 - 5.2
- •5.3 Триггеры в интегральном исполнении
- •5.3.1 Асинхронный r-s триггер на логических элементах
- •5.3.2 Синхронный r-s триггер
- •Контрольные вопросы к разделу 5.3
- •5.4 Счетчики
- •5.4.1 Двоичный счетчик с последовательным переносом
- •5.4.2 Счетчик с последовательным переносом на вычитание
- •5.4.3 Двоичный счетчик с параллельным переносом
- •5.4.4 Реверсивный счетчик с параллельным переносом
- •5.4.5 Счетчики с произвольным коэффициентом пересчета
- •5.4.6 Двоично-десятичные счетчики
- •Контрольные вопросы к разделу 5.4
- •5.5 Регистры
- •5.5.1 Регистр параллельного типа
- •5.5.2 Последовательный регистр
- •5.5.3 Реверсивный сдвигающий регистр
- •5.6 Дешифратор и шифратор
- •5.6.1 Дешифратор
- •5.6.2 Шифратор
- •5.6.3 Преобразователи кодов
- •5.7 Распределитель (демультиплексор) и мультиплексор
- •5.7.1 Демультиплексор
- •5.7.2 Мультиплексор
- •5.8.2 Операция вычитания
- •5.8.3 Операция умножения цифровых сигналов
- •Контрольные вопросы к разделу 5.8
- •5.9 Устройства для хранения информации (Запоминающие устройства)
- •5.9.2 Оперативные запоминающие устройства (озу)
- •Контрольные вопросы к разделу 5.9
- •5.10 Микропроцессор
- •5.10.1 Общие сведения
- •5.10.2 Микропроцессор к580вм80а
- •Обозначение и функциональное назначение выводов мс.
- •Система команд микропроцессора
- •Команды пересылок
- •Арифметические и логические команды
- •Команды управления
- •5.11 Микропроцессорный комплект (мк)
- •5.11.1 Общие сведения
- •5.11.2 Программируемый параллельный интерфейс кр580вв55а
- •5.11.3. Универсальный программируемый таймер кр580ви53 (ppi)
- •5.11.4 Программирование мк
- •Контрольные вопросы к разделам 5.10 - 5.11
- •Преобразователи сигналов
- •6.1. Ограничители сигнала
- •6.2 Устройства сравнения (нуль-органы)
- •6.3 Выполнение простейших математических операций с сигналами в аналоговой форме Сложение и вычитание
- •Контрольные вопросы к разделам 6.1 - 6.3
- •6.4 Амплитудная модуляция
- •6.5 Амплитудное детектирование
- •6.6 Фазовая и частотная модуляция
- •6.7. Фазовое детектирование
- •6.8 Частотное детектирование
- •Контрольные вопросы к разделам 6.4 - 6.8
- •6.9 Цифро-аналоговые и аналого-цифровые преобразователи
- •6.10 Широтно-импульсный и частотно-импульсный модулятор
5.8.2 Операция вычитания
Выполнение операции вычитания в двоичной системе счисления осуществляется по тем же правилам, что и в десятичной: 0 – 0 = 0; 1 – 1 = 0; 1 – 0 = 1; 0 – 1 = 1 и при этом осуществляется заем из старшего разряда. Таблица истинности операции вычитания приведена на рисунке 5.46а.
Анализ таблицы истинности показывает, что "разность" реализуется функцией "исключающее "ИЛИ". Для получения сигнала "заем" необходимо проинвертировать уменьшаемое и затем умножить его с вычитаемым. Схема полувычитателя и его условное обозначение приведены на рисун- ке 5.45б, в.
А |
В |
Разность |
Заем |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
а б в
а – таблица истинности вычитания двух одноразрядных чисел; б – схема полувычитателя; в – условное обозначение
Рисунок 5.45 – Полувычитатель
Аналогично полному сумматору можно реализовать и полный вычитатель, однако по такой схеме вычитание не выполняют ввиду сложности организации заема при вычитании многоразрядных чисел. На практике вычитание чаще все заменяют сложением, используя математический прием:
Х1 - Х2 = Х1 + (-Х2).
Чтобы выполнить операцию в таком виде, Х2 представляют в дополнительном коде и слаживают с Х1.
Для представления числа в дополнительном коде: в знаковом разряде (он располагается перед старшим разрядом) записывается "1", а в цифровых разрядах "0" заменяют "1" и наоборот (это обратный код), затем в младшем разряде (для отрицательного числа) прибавляется "1". Для положительного числа дополнительный код совпадает с прямым.
Пример выполнения операции вычитания:
а) обычным способом: 7 111
- -
5 101
___ ____
2 010
б) с переводом вычитаемого в дополнительный код:
5 0 101 - прямой 7 0 111 -прямой
-5 1 010 - обратный +
-5 1 011 -дополнительный -5 1 011 -дополнительный
_____________
2 0 010
При выполнении операции самый старший разряд полученной пятиразрядной комбинации (переполняющий четырехразрядный регистр) отбрасывается. Результат выполнения операции получается в дополнительном коде. Для перевода числа из дополнительного кода с единицей в знаковом разряде (отрицательного) необходимо: 1) образовать дополнение до "1" путем замены всех единиц на нули и наоборот; 2) к полученному числу прибавить "1" в младшем разряде. В результате получится искомое двоичное число. Если в результате выполнения операции получилось число с "0" в знаковом разряде, то перевод не производится, так как для положительного числа прямой и дополнительный коды совпадают.
Пример перевода при выполнении вычитания 2 – 6 = -4
Использование при вычитании дополнительного кода обусловлено тем, что схемная реализация операции сложения и вычитания получается довольно простой. На рисунке 5.46 приведена схема трехразрядного сумматора-вычитателя, работающего в дополнительном коде.
Х1 |
Х2 |
Y |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
б
Х1 |
Х2 |
Y |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
в
Х1 |
Х2 |
Y |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
а
г
а – схема; б – таблица истинности функции исключающее "ИЛИ"; в – таблица состояний исключающего "ИЛИ" когда на одном из входов "0"; г – таблица состояний исключающего "ИЛИ" когда на одном из входов "1".
Рисунок 5.46 – Сумматор-вычитатель
Реализация одной схемой сложения и вычитания осуществлен благодаря использованию на одном из входов сумматора схемы "исключающего "ИЛИ". На одни из входов D1, D2 ,D3 подается вычитаемое, а вторые входы объединены и на них при сложении подается "0" (при этом код числа не изменяется, см. рисунок 5.46.в), а при вычитании подается "1" (при этом код числа изменяется на обратный, см. рисунок 5.46г). Прибавление единицы в младшем разряде осуществляется ее подачей на вход переноса сумматора младшего разряда (D4).