5.7 Распределитель (демультиплексор) и мультиплексор
5.7.1 Демультиплексор
Распределитель – это устройство, передающее на один из нескольких выходов сигнал, поступивший на его информационный вход, в зависимости от управляющего сигнала, заданного двоичным кодом. На рисунке 5.40 приведена схема демультиплексора.
Рисунок 5.40 – Демультиплексор (распределитель)
Управляющий сигнал двоичного кода подается на вход дешифратора, выходы которого подключены на один из входов схем "3И". На вторые входы этих схем подан входной сигнал, а на третьи – синхроимпульсы. Передача входного сигнала Х на один из выходов Y1...Y7 осуществляется с приходом синхроимпульса в зависимости от выходного сигнала дешифратора.
5.7.2 Мультиплексор
Мультиплексор подключает единственную выходную шину к одному из входов в зависимости от управляющего сигнала. Мультиплексор выполняет функцию, обратную распределителю. Иными словами мультиплексор, принимая сигналы с различных устройств, может поочередно подключать их ко входу одного устройства. На рисунке 5.41а приведена схема мультиплексора, позволяющая поочередно подключать четыре входных сигнала (Х1...Х4) к выходу Y. На входы дешифратора D1 подается двухразрядный парофазный двоичный код. На каждую трехвходовую схему "И" (D2...D5) подается сигнал с дешифратора, информационный сигнал и синхроимпульс. С выходов D2...D5 сигналы подаются на вход схемы "4ИЛИ" (D6). На рисунке 5.41б приведено условное графическое обозначение мультиплексора на десять входов.
а б
а – принципиальная схема; б – условное обозначение
Рисунок 5.41 – Мультиплексор
Схемы мультиплексора и демультиплексора нашли ирокое применение в цифровых вычислительных машинах. Они используются в качестве устройств, осуществляющих пересылку информации между функциональными узлами ЭВМ.
КОНТРОЛЬНЫЕ ВОПРОСЫ К РАЗДЕЛАМ 5.5 - 5.7
Назначение регистров.
Регистры последовательного и параллельного типа.
Реверсивный сдвигающий регистр.
Шифратор, дешифратор: назначение, принцип построения.
Преобразователи кодов.
Демультиплексор, мультиплексор: назначение, принцип построения.
5.8 Выполнение математических операций с сигналами
в цифровой форме
Все многообразие математических операций (сложение, вычитание, умножение, деление и т.д.) в цифровой форме можно свести к выполнению двух операций: сложение и сдвиг. Операцию сдвига уже рассмотрели; она может быть выполнена с помощью регистров сдвига. Рассмотрим выполнение операции сложения.
5.8.1 Сложение
Сложение чисел в двоичной системе счисления выполняется по тем же правилам, что и в десятичной:
0 + 0 = 0; 1 + 0 = 1; 0 + 1 = 1; 1 + 1 = 0
и осуществляется перенос в старший разряд. Рассмотрим в качестве примера сложение двух чисел 3 и 7.
В десятичной системе: В двоичной системе:
1 1 1 1
7 0 1 1 1
+ +
3 0 0 1 1
_____ _________
10 1 0 1 0 1*23 + 0*22 +1*21 + 0*20 = 10
Таблица истинности операции сложения двух одноразрядных чисел приведена на рисунке 5.42а.
-
A
B
S
D
0
0
0
0
1
0
1
0
0
1
1
0
1
1
0
1
а б в
а – таблица истинности операции сложения двух одноразрядных чисел; б – схема полусумматора; в – условное обозначение
Рисунок 5.42 – Полусумматор
Анализ таблицы истинности показывает, что сумма реализуется с помощью функции "исключающее ИЛИ", а сигнал переноса можно выявить функцией "2И". Схема полусумматора и его условное обозначение приведены на рисунке 5.42б и рисунке 5.42в. При сложении многоразрядных двоичных чисел, очевидно, потребуется суммировать три одноразрядных двоичных числа – это разряды слагаемых и один разряд сигнала переноса из младшего разряда. Такая операция выполняется полным сумматором.
Полный сумматор имеет три входа Аi, Вi, Рi-1 и два выхода Рi и Si. Схема полного сумматора и его условное обозначение приведены на рисунке 5.43
Полный сумматор состоит из двух полусумматоров D1, D2 и схемы "ИЛИ" (D3). С помощью схемы "ИЛИ" выявляется сигнал переноса. Он появляется в случае, если Аi и Вi равно "1" или когда промежуточная сумма S1 равна "1" и имеется сигнал переноса из предыдущего разряда (Рi-1 = "1").
а б
а – схема; б – условное обозначение
Рисунок 5.43 – Полный сумматор
Таблица истинности полного сумматора с промежуточными значениями S', P', P''.0приведена ниже и дополнительных пояснений не требует.
Таблица 5.3 – Таблица истинности полного сумматора
Ai |
Bi |
Pi-1 |
S1 |
P1 |
Si |
P' ' |
Pi |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
Если необходимо сложить два n-разрядных двоичных числа, то требуется n полных сумматоров. В качестве примера на рисунке 5.44 приведена схема сумматора для сложения четырехразрядных двоичных чисел.
Ai – разряды первого слагаемого; Bi – разряды второго слагаемого; Si – разряды суммы
Рисунок 5.44 – Схема четырехразрядного сумматора