Контрольні запитання

1. Дайте визначення комбінаційної схеми;

2. Як створити логічну функцію по таблиці істинності?

3. Як розрахувати затримку логічної схеми?

4. Які існують типи дешифраторів?

5. Запишіть таблицю істинності та логічні рівняння для виходів двійкового дешифратора. Намалюйте схему та поясніть принцип роботи дешифратора;

6. Наведіть приклади застосування дешифраторів;

7. Розкажіть про семисегменті індикатори – їх різновидності, принцип роботи та схеми ввімкнення;

8. Запишіть таблицю істинності та рівняння непріоритетного шифратора. Намалюйте схему та поясніть принцип роботи непріоритетного шифратора;

9. Чим відрізняється пріоритетний шифратор від непріоритетного?

10. Наведіть приклад застосування шифратора.

11. Поясніть принцип роботи та необхідність дешифратору адресного простору.

12. Наведіть приклади застосування мультиплексорів;

13. Наведіть приклади застосування демультиплексорів;

14. Що таке one-hot мультиплексор (демультиплексор)? Коли доцільне застосування таких пристроїв?

Лабораторна робота 2.

Комбінаційні пристрої для арифметичних та логічних операцій. Арифметико-логічний пристрій процесору mips. Теоретичний матеріал

Теоретичний матеріал до виконання лабораторної роботи викладено в відео лекціях, які можна переглянути за адресами:

http://vk.com/video-67410598_168206293

http://vk.com/video-67410598_168206297

http://vk.com/video-67410598_168206300

http://vk.com/video-67410598_168206302

http://vk.com/video-67410598_168306152

http://vk.com/video-67410598_168306157

Слайди лекцій доступні за адресами:

http://vk.cc/34vLbS

http://vk.cc/34vMio

http://vk.cc/34vMBv

Завдання на лабораторну роботу

Завдання 1.

Варіант 0. Створити суматор з послідовним переносом для двох знакових 8-розрядних чисел. Реалізувати вихід переповнення при операціях зі знаковими числами. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 1. Створити суматор з прискореним (паралельним) переносом для двох беззнакових 8-розрядних чисел. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 2. Створити схему компаратора двох знакових 8-розрядних чисел. Суматор можна написати на Verilog, або реалізувати у вигляді мегафункції Quartus II. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 3. Створити схему перемножувача беззнакового 8-розрядного числа на константу 27. Суматор можна написати на Verilog, або реалізувати у вигляді мегафункції Quartus II. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 4. Створити схему перемножувача двох беззнакових 5-розрядних чисел. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 5. Створити перемножувач двох знакових 8-розрядних чисел. Беззнаковий перемножувач та мультиплексори можна написати на Verilog, або реалізувати у вигляді мегафункціїй Quartus II. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 6. Створити схему швидкого арифметичного зсуву знакового 8-бітного числа вправо на довільну кількість розрядів (barrel shifter). Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 7. Створити схему швидкого логічного зсуву беззнакового 8-бітного числа вліво на довільну кількість розрядів (barrel shifter). Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 8. Створити схему суматора трьох беззнакових 8-розрядних чисел з послідовним переносом. Перевірити функціонування шляхом симуляції в Quartus II.

Варіант 9. Створити схему перемножувача знакового 8-розрядного числа на константу -17. Віднімач можна написати на Verilog, або реалізувати у вигляді мегафункціїї Quartus II. Перевірити функціонування шляхом симуляції в Quartus II.

Завдання 2. Спільне для всіх варіантів. Створити арифметико-логічний пристрій процесору MIPS:

Логічні елементи на рисунку реалізують побітові логічні операції над 32-розрядними шинами даних. Їх можна реалізувати як самостійно, так і з використанням мегафункцій Quartus II. Мультиплексори керують передачею даних на вихід АЛУ в залежності від сигналів керування. Суматор повинен мати вихід знакового переповнення overflow. Для реалізації 1-го входу підключеного до виходу мультиплексору необхідно всі біти цього входу (окрім нульового) завести на нуль, а нульовий біт підключити до виходу елементу XOR, до входів якого підключений сигнал знакового переповнення overflow та старший (знаковий) біт результату суматора-віднімача. Якщо A<B, на виході такого елементу XOR буде 1, інакше 0, що використовується для реалізації команди slt. Мультиплексори та суматор-віднімач можна реалізувати у вигляді мегафункцій Quartus II. Пристрій зсуву буде надано викладачем у вигляді verilog файлу, який необхідно підключити до проекту. За реалізацію пристрою зсуву у вигляді схеми в Quartus II можна одержати додаткові 5 балів.