4.3. Суматор
Використовуючи схему напівсуматора і зсувного регістру можливо збудувати схему повного послідовного суматора, яка вже має практичне значення.
Таблиця додавання, або істинності, для повного суматора (з урахуванням переносу), а також відповідна їй логічна схема мають вигляд:
х1 |
х2 |
С1 |
∑ |
С2 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
Рис. 4.8. Схема, умовне позначення та таблиця істинності повного послідовного суматора.
В символьному вигляді:
∑ = Х′1 Х′2 С1 V Х′1 Х2 С′1 V Х1 Х′2 С′1 V Х1Х2С1
C2 = Х′1Х2С1 V Х1 Х′2 С1 V Х1Х2 С′1 V Х1Х2С1
Тоді схема послідовного пристрою, що здійснює додавання двох n-розрядних чисел виглядає буде мати вигляд (Рис.4.9):
Рис. 4.9. Послідовний сумуючий пристрій.
Рх1, Рх1, Р∑ – регістри доданків та суми
Тп – тригер переносу, який запам’ятовує перенос на попередньому такті, щоб передати його на суматор на наступному такті.
4.4. Дешифратор.
Дешифратор – пристрій, який перетворює код на регістрі, що виникає на поточному такті, в сигнал на виході схеми (Рис.4.10). Приклад:
Сигнал У відповідає коду 0110 Рис. 4.10. Дешифратор.
4.5. Електронний лічильник.
Елементарний лічильник Рис.4.11.) рахує сигнали (імпульси), які поступають на його вхід.
Рис.4.11. Електронний лічильник.
Нехай в початковому стані всі тригери лічильника переведені в положення „0”. Потім в кожному такті на вхід подаються імпульси (І). Тоді послідовно по тактам лічильник буде приймати стан згідно з такою послідовністю:
0 |
0 |
0 |
0 |
нульовий такт |
0 |
0 |
0 |
1 |
перший такт |
0 |
0 |
1 |
0 |
другий такт |
0 |
0 |
1 |
1 |
третій такт |
0 |
1 |
0 |
0 |
четвертий такт |
0 |
1 |
0 |
1 |
п’ятий такт |
0 |
1 |
1 |
0 |
шостий такт |
0 |
1 |
1 |
1 |
сьомий такт |
0 0 0 0 восьмий такт |
||||
……………….
Тобто код на лічильнику відображає число імпульсів, які були подані на вхід.