23)Синтез двойного jk-триггера на элементах “и-не”.

синтез двойного JK-триггера сводится к синтезу обычного синхронного JK-триггера (который проведен выше в п.5.5.6.) и синтезу КС2. Правило работы КС2 описано. Поэтому составляем таблицу синтеза для КС2.

Таблица 5.15.

Таблица синтеза КС 2 двойного триггера

		И-НЕ		ИЛИ-НЕ
0	0	1	1	0	0
0	1	1	1	0	0
1	0	1	0	1	0
1	1	0	1	0	1

Составляем ДВ для и на элементах И-НЕ.

ДВ для : ДВ для S:

Теперь составляется схема синхронного двойного JK-триггера на элементах И-НЕ, синхронизация статическая, при этом учитывается, что схемы RS-триггеров известны, схема КС1 аналогична схеме КС в синхронном JK-триггере, в КС1 подаются и с выходного RS-триггера, КС-2 задана функциями и , полученными выше.

Схема синхронного двойного JK-триггера на элементах И-НЕ представлена на рис. 5.49.

J

С

&

S

K

Рис. 5.49. Двойной JK-триггер на элементах И-НЕ

24)Синтез двойного jk-триггера на элементах “или-не”.

Синтез двойного JK-триггера на элементах ИЛИ-НЕ производится аналогично.

25)Синхронный rs-триггер с динамическим управлением.

 По способу приема информации триггеры подразделяют на асинхронные (нетактируемые) и синхронные (тактируемые). Асинхронные триггеры реагируют на информационные сигналы в момент их появления на входах триггера. Синхронные триггеры  реагируют на информационные сигналы при наличии разрешающего сигнала на специально предусматриваемом входе С. Синхронные триггеры подразделяют на триггеры со статическим управлением по С-входу и с динамическим управлением Tpиггepы со статическим управлением реагируют на информационные сигналы при подаче на вход С уровня 1 (прямой С-вход) или 0 (инверсный C-вход).

Триггеры с динамическим управлением реагируют на информационные сигналы в момент изменения сигнала на C-входе от 0 К 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

26)Синхронный jk-триггер с динамическим управлением.

27)Синтез синхронных триггеров со статическим управлением.

28)Регистры.

Параллельные регистры - это устройства, предназначенные для записи, хранения и выдачи информации, представленной в виде двоичных кодов. Для хранения каждого двоичного разряда в регистре используется одна триггерная ячейка.

Для запоминания многоразрядных слов необходимое число триггеров объединяют вместе и рассматривают как единый функциональный узел-регистр. Если регистр построен на триггерах-защелках, то его называют регистр-защелка. Типовыми внешними связями регистра являются информационные входы D;, вход сигнала записи (или загрузки) С, вход гашения R, выходы триггеров Q. В упрощенном варианте регистр может не иметь входа гашения и инверсных выходов.

На рис. 4.6 показана схема четырехразрядного регистра, выполненного на ИМС К155ТМ5 и К155ЛИ1.

При подаче управляющего сигнала у1=1 информация по входам X1—Х4 записывается одновременно в соответствующие разряды четырех D-триггеров. При y1=y2=0 информация хранится в регистре памяти, а при y2=1 происходит параллельное считывание информации.

Рис.4.6. Четырехразрядный параллельный регистр

Условным изображением регистра по рис. 4.7, а пользуются тогда, когда на схеме необходимо показать каждый вход и выход данных. Если же тракт данных рассматривается как единое, укрупненное понятие - шина данных, то пользуются обозначением, показанным на рис 4.7, б.

а) б)

Рис. 4.7. Условное обозначение регистра

Выпускаемые промышленностью регистры иногда объединяют на кристалле микросхемы с другими узлами, в паре с которыми регистры часто используются в схемах цифровой аппаратуры. Пример такого комплексного узла - микросхема многорежимного буферного регистра (МБР) К589ИР12, основу которой составляет 8-разрядный регистр-защелка с входами DO—D7, С, R и восемью выходами Q0—Q7, снабженными усилителями мощности (буферами) с тремя состояниями выхода. Кроме того, в состав микросхемы входят несколько элементов управления. Усилители с тремя состояниями выхода имеет и 4-разрядный регистр К155ИР15, построенный на непрозрачных триггерах без свойств захвата или проницаемости, т. е. управляемых строго фронтом.