3.8. Разработка модулей, реализующих отдельные логические функции и устройство в целом.

Модули, реализующие отдельные логические функции и устройство в целом, разработаны с помощью графического редактора САПР Xilinx ISE WebPack.

Далее приведены изображения схем устройств, реализующих логические функции , , , и в базисе ИЛИ-НЕ, аналитические выражения которых представлены ранее.

Рис. 2. Схема устройства, реализующая логическую функцию .

Рис. 3. Схема устройства, реализующая логическую функцию .

Рис. 4. Схема устройства, реализующая логическую функцию .

Рис. 5. Схема устройства, реализующая логическую функцию .

Рис. 6. Схема устройства, реализующая логическую функцию .

Схема всего устройства представлена на рисунке 7:

Рис. 7. Модуль верхнего уровня.

3.9. Rtl схемы синтезированных устройств.

Далее на рисунках 8-13 представлены RTL схемы модуля верхнего уровня и модулей, реализующих отдельные логические функции Y1-Y5.

Рис. 8. RTL схема модуля верхнего уровня.

Рис. 9. RTL схема модуля, реализующего логическую функцию .

Рис. 10. RTL схема модуля, реализующего логическую функцию .

Рис. 11. RTL схема модуля, реализующего логическую функцию .

Рис. 12. RTL схема модуля, реализующего логическую функцию .

Рис. 13. RTL схема модуля, реализующего логическую функцию .

3.10. Моделирование разработанных модулей в симуляторе iSim.

При моделировании разработанного устройства необходимо рассмотреть все 16 комбинаций входных сигналов. Для этого выберем периоды сигналов X1, X2, X3 и X4, представляющих собой меандры, соответственно 50 мкс, 100 мкс, 200 мкс и 400 мкс. Таким образом, комбинации входных воздействий меняются каждые 25 мкс, и процесс моделирования ограничивается интервалом 400 мкс.

На рисунке 14 приведены осциллограммы, полученные при моделировании работы модуля верхнего уровня (высокий уровень напряжения соответствует лог. 1, низкий – лог. 0).

Рис. 14. Осциллограммы входных и выходных сигналов модуля верхнего уровня.

Сравнивая полученные осциллограммы с заданной таблицей истинности (см. табл. 2), можно убедиться, что разработанное устройство работает корректно и соответствует реализуемым им логическим функциям.

3.11. Формирование конфигурационного файла и оценка требуемых ресурсов плис.

Для формирования конфигурационного файла нужно описать связь маркеров с выводами платы. Для этого создадим связывающий файл pins.ucf, содержащий следующее:

NET "X1" LOC = "N4";

NET "X2" LOC = "P4";

NET "X3" LOC = "F5";

NET "X4" LOC = "F6";

NET "out_Y1" LOC = "U18";

NET "out_Y2" LOC = "M14";

NET "out_Y3" LOC = "N14";

NET "out_Y4" LOC = "L14";

NET "out_Y5" LOC = "M13";

Москва 2014