
- •Исследование, разработка и применение параметризованных аналоговых элементов в составе библиотеки аналоговых базовых и сложно-функциональных блоков.
- •210100 «Электроника и наноэлектроника»
- •Глава 1. Литературный обзор. 7
- •Глава 2. Исследование и разработка оптимальных параметризованных элементов второго уровня под выбранный класс задач. 30
- •Глава 3. Применение спроектированных параметризованных аналоговых ячеек второго уровня в составе базовых блоков. 81
- •Введение.
- •Положения, выносимые на защиту.
- •Основная часть. Глава 1. Литературный обзор.
- •Автоматизация проектирования аналоговых микросхем. Обзор существующих решений.
- •Pcell – определение, способы реализации и применение.
- •Аналоговые ячейки второго уровня. Их применение.
- •Специфика физического проектирования.
- •Причины рассогласования элементов и способы их устранения.
- •Построение согласованных элементов.
- •Размещение согласуемых элементов с общим центром.
- •Уменьшение технологического влияния соседних структур для лучшего согласования элементов.
- •Рекомендации по согласованию моп-транзисторов.
- •Рекомендации по согласованию конденсаторов.
- •Методы защиты от включения тиристорной защелки.
- •Язык skill. Краткие сведения.
- •Выводы.
- •Глава 2. Исследование и разработка оптимальных параметризованных элементов второго уровня под выбранный класс задач.
- •Введение.
- •Построение элементарных параметризованных ячеек.
- •Определение изменяемых параметров.
- •Создание топологических эскизов.
- •Построение ячейки транзистора на языке skill.
- •Оптимизация программного кода.
- •Построение параметризованных аналоговых ячеек второго уровня.
- •Способы применения элементарных ячеек в составе проектируемых аналоговых ячеек второго уровня.
- •Согласование элементов на примере построения матрицы согласованных конденсаторов с соотношением элементов 1:1.
- •Построение разводки.
- •Использование элементов защиты.
- •Способы задания изменяемых параметров и их ограничений.
- •Оптимизация ячеек.
- •Методика проектирования высокоточных параметризованных аналоговых ячеек второго уровня на языке skill.
- •Глава 3. Применение спроектированных параметризованных аналоговых ячеек второго уровня в составе базовых блоков.
- •Компаратор.
- •Операционный усилитель.
- •Устройство выборки и хранения (увх).
- •Преимущества и недостатки использования спроектированных параметризованных аналоговых ячеек второго уровня.
- •Заключение.
- •Список литературы.
- •Приложение.
Определение изменяемых параметров.
Так как мы разрабатываем не просто фиксированную топологию транзистора, а изменяемую в зависимости от задаваемых пользователем параметров, необходимо их определить. Причем из всего многообразия нужно выбрать именно те, которые наиболее наглядны и удобны для пользователя, а так же от которых зависит конфигурация транзистора. Так же очень важно, чтобы с помощью этих параметров можно было выразить все остальные величины. При этом количество параметров стоит минимизировать, так как это упростит процесс написания кода и будет более удобным при использовании готовой ячейки.
Для транзистора изменяемыми параметрами были выбраны длина, ширина и количество пальцев.
Длина.
Перекрытие затвором области активной диффузии определяет размеры транзистора. Топологическая длина МДП транзистора Ld как ширина поликремния между стоковой и истоковой областями диффузии (Рис.2.2).
Рисунок 2.2. Геометрические размеры МДП транзистора.
Ширина.
Ширина МДП транзистора Wd определяется размерами поликремния, расположенного над областью активной диффузии в направлении, перпендикулярном нахождению длины транзистора (Рис.2.2).
При описании транзистора апеллируют, как правило, этими двумя параметрами, так как они определяют геометрические размеры канала, основной составляющей транзистора.
Количество пальцев.
В большинстве аналоговых схем ширины МДП транзистора имеют достаточно большие размеры (особенно транзисторы в выходных каскадах схем, работающих на большую емкостную нагрузку). Так как разместить такие «длинные» транзисторы достаточно сложно (Рис.2.3а), их разбивают на одинаковые секции.
Разбиение транзисторов на одинаковые секции без объединения областей стока/истока получило название multiplying, т.е. на одинаковые параллельные секции (Рис.2.3б). Транзистор, разбитый на секции с объединением областей стока/истока получил название multifinger transistor – «многопальцевый» транзистор (Рис.2.3в).
Рисунок 2.3. Секционирование транзистора: (A) исходный транзистор, (B) транзистор из параллельных сегментов, (C) «многопальцевый» транзистор.
Разбиение на секции позволяет не только сократить площадь, но и значительно уменьшить величины паразитных параметров: сопротивление затвора, емкости областей стока/истока. Так использование структуры «многопальцевого» транзистора позволяет уменьшить паразитное сопротивление транзистора в N-раз (где N-число секций), паразитные емкости областей стока/истока – снизить примерно в 2 раза, и сократить площадь также примерно в 2 раза.
Таким образом, такой параметр как количество пальцев является необходимым при проектировании транзистора.
Создание топологических эскизов.
После того как определены параметры, необходимо создать эскизы топологии, по примеру которых будет писаться код программы на языке SKILL. Имея их перед собой, легче высчитывать размеры, а также маневрировать кодом, зная, что должно в итоге получиться.
На этом этапе мы руководствуемся тенденцией по минимизации площади кристалла. Поэтому при проектировании транзистора необходимо руководствоваться минимально допустимыми технологическими нормами, относящимися к ширинам слоев, расстоянию между ними, а также перекрытиям и накрытиям слоев.
Анализ топологических норм проектирования.
Для каждой технологии фабрика - изготовитель предоставляет технологические файлы, в которых содержится необходимая информация для проектирования элементов. Там указываются все сведения о слоях, которые будут использоваться при непосредственно производстве, указаны проектные нормы, связанные с геометрическими размерами, такими как минимальное расстояние между слоями, минимальная ширина того или иного слоя и т.д. Но, как правило, начинающему пользователю, сложно найти доступ к данному файлу. Поэтому для наглядного изучения данной информации предусмотрены инструкции, в которых указываются все необходимые правила проектирования.
Существует 4 основных типа конструкторских норм:
Ширина слоя
Расстояние между слоями как одного вида, так и разных видов
Выступ одного слоя за пределы другого
Перекрытие одного слоя другим
Топологические эскизы.
Руководствуясь этими правилами, создается топологический эскиз транзистора с минимальными размерами (Рис.2.4).
Рисунок 2.4. Топологический эскиз транзистора с минимальными размерами.
Но одного эскиза будет не достаточно, так как при написании кода, необходимо наглядно видеть, как меняется топология транзистора в зависимости от изменяемых параметров. Ранее нами были выбраны параметры, от которых будет зависеть конфигурация топологии транзистора. Это ширина, длина и количество пальцев. В зависимости от них, мы получаем эскизы топологии транзистора. Они приведены на рисунках 2.5, 2.6 и 2.7 соответственно.
Рисунок 2.5. Топологический эскиз транзистора с увеличенной шириной. W = 2 u.
Рисунок 2.6. Топологический эскиз транзистора с увеличенной длиной. L = 2u.
Рисунок 2.7. Топологический эскиз транзистора с увеличенным количеством пальцев. N = 5
По окончании разработки топологии ее необходимо проверять на соответствие правил проектирования. Для решения этой задачи нами используется пакет Calibre, разработанный фирмой Mentor Graphics. Он содержит необходимые нам средства проверки правил проектирования (DRC).
На данном этапе были исключены все ошибки построения.