5.3. Система автоматизированного проектирования в радиоэлектронике

Отметим, что ПО структурного синтеза строится на специализации про-

грамм на основе учета функциональных и технологических особенностей про-

ектируемых схем. Так, имеются программы, ориентированные на синтез схем

применительно к CPLD- или FPGA-технологиям, или программы для синтеза

схем сигнальных процессоров (DSP — Digital Signal Processor), на базе кото-

рых проектируют промышленные компьютеры и другие встроенные системы

управления, например, транспортными средствами, бытовой аппаратурой и т. п.

ПО для синтеза сигнальных процессоров на поведенческом уровне предлагают фир-

мы Cadence, Elanix, Mentor Graphics, CADIS и др. Например, программу System View

вместе с библиотекой ELANIX RF/Analog Library фирмы Elanix применяют для проекти-

рования DSP алгоритмов, аналоговых систем с встроенными подсистемами, систем свя-

зи, систем управления с дискретными и аналоговыми компонентами.

В САПР компании Mentor Graphics описание проекта на RTL-уровне создается при-

менением программ Design Architect или QuickVHDL и переводится в вентильную струк-

туру с помощью программы Autologic. Для динамического анализа логических схем

большой сложности предназначена программа QuickSim. Для автоматизации процессов

размещения и трассировки в FPGA служит продукт FPGA BoardLink.

На рынке имеется большое число программ верификации результатов функцио-

нально-логического синтеза. Преимущественно это программы моделирования на уров-

нях RTL, вентильном и переключательном.

Примерами таких программ могут служить Pearl (Synopsys), Verilog-XL и Verilog-XL

Turbo (Cadence), TimeMill (Epic Design Technology), Voyager (IKOS Systems) и др. Компа-

ния Model Technology разрабатывает ASIC-, FPGA- и CPLD-проекты на базе VHDL, Verilog

и смешанных HDL-описаний, выполняя моделирование на регистровом и вентильном

уровнях с помощью программ серии ModelSim. Компания Simucad предлагает програм-

му Silos III для моделирования сложных ASIC и FPGA-схем.

Оригинальная технология проектирования СБИС реализована компанией Mentor

Graphics в программе Таи. Особенностью технологии является временная верификация

схем с учетом задержек как в элементах, так и в межсоединениях схем, причем до выпол-

нения операций трассировки, что может заметно снизить продолжительность проекти-

рования. Достигается это предварительным распределением задержек между блоками и

ячейками и выполнением последующего топологического проектирования, исходя из

уже заданных временных ограничений.

В САПР компании Mentor Graphics перевод логической схемы в топологическую

(layout) осуществляется с помощью программ AutoCell при использовании стандарт-

ной библиотеки ячеек, 1C Block или 1C Graph - при использовании библиотек заказчика.

Программа AutoActive RE предназначена для трассировки в печатных платах. Для опре-

деления значений параметров схем, получившихся после топологического проектирова-

ния, используют программы 1C Verify и Accusim.

В САПР компании Synopsys топологическое проектирование СБИС выполняют с

помощью таких программ, как SLE-XP — интерактивный редактор топологии, FlexPla-

се — программа для размещения компонентов и др.

В компании Mentor Graphics создана развитая система тестирования СБИС. Имеются

программы для анализа тестируемости схем, выбора способа объединения триггеров в

сканирующие регистры, автоматического проектирования как схем граничного скани-

рования в соответствии со стандартом ШЕЕ 1149.1, так и схем встроенного самотестиро-

вания BIST для логической части СБИС и для схем памяти. Программы FastScan и FlexTest

генерируют тестовые наборы для сканируемых схем со сложностью до 1,5 млн вентилей.

Примером программ проектирования схем с граничным сканированием может слу-

жить также BSD Compiler фирмы Synopsys. Получив файл с исходным описанием схе-

мы на уровне регистровых передач, BSD Compiler синтезирует схемы граничного скани-

231