5.3. Система автоматизированного проектирования в радиоэлектронике

В программах временного анализа на функционально-логическом уровне пре-

имущественно применяется событийное асинхронное логическое моделирова-

ние с многозначной логикой.

Наряду с асинхронным находит применение синхронное моделирование,

быстродействие которого на один-два порядка выше, чем у временного анали-

за. Синхронное моделирование отличается тем, что на каждом такте синхро-

сигналов определяется установившееся состояние схемы, а переходные про-

цессы не рассматриваются. При этом обычно используется двухзначная логика,

реже четырехзначная.

Синхронное моделирование не позволяет верифицировать схему в доста-

точной степени, поэтому принимаются меры, позволяющие повысить эффек-

тивность асинхронного событийного анализа.

Еще более высокое быстродействие верификации можно получить в систе-

мах эмуляции логики, в которых по исходному описанию схемы на уровнях вен-

тильном или RTL происходит ее параллельная эмуляция на аппаратных ускори-

телях.

Другое направление сокращения времени на проверку корректности реше-

ний, принимаемых при функционально-логическом проектировании, связано с

методами формальной верификации. В этих методах вместо многократного

моделирования схемы при различных тестовых воздействиях выполняют со-

поставление проектного решения с некоторым эталоном методами, развивае-

мыми в теории дедуктивных систем.

Результаты логического синтеза в виде VHDL- или Verilog-описания исполь-

зуют далее для синтеза тестов и передают на этап конструкторского проекти-

рования СБИС.

Актуальность проблемы тестирования обусловлена сравнительно малым

числом внешних выводов СБИС, т. е. ограниченными управляемостью и на-

блюдаемостью СБИС. Отметим также, что синтез и анализ тестов занимают

до 35 % времени в цикле проектирования СБИС и, несмотря на такие затраты,

удается разрабатывать тесты с приемлемой полнотой обнаружения констант-

ных неисправностей только для комбинационных схем.

Для решения проблем тестирования в СБИС используют специальные ме-

тоды проектирования самих микросхем. Это, во-первых, методы сканирова-

ния, преобразующие в режиме тестирования последовательностные схемы в

комбинационные. Методы сканирования основаны на объединении триггеров,

имеющихся в схеме или специально вводимых в нее, в один или несколько сдви-

гающих регистров, управляющих состоянием схемы и управляемых через по-

следовательный вход. Во-вторых, это методы самотестирования (BIST— Builtin

Self-Test), основанные на встраивании в кристалл генераторов тестовых на-

боров и схем, сжимающих результаты проверки основной части СБИС при этих

тестовых наборах.

Среди методов сканирования значительное внимание уделяется методу гра-

ничного сканирования (BS — boundary-scan}, предназначенному преимуще-

ственно для проверки соединений на печатных платах и в многокристальных

227

5 Методическое и программное обеспечение автоматизированных систем

СБИС. С этой целью в каждый чип вводятся сдвигающие регистры, состоя-

щие из ячеек по одной на каждый внешний вывод. Благодаря ячейкам можно

при проверке соединений отключать внутрикристальные цепи, а при проверке

логической схемы подключать или внутренние сканирующие регистры, или (в

случае BIST) генераторы тестовых наборов и схемы компрессии результатов.

Для подключения платы к тестирующему по BS прибору достаточно пяти про-

водов.

Для целей проектирования схем с граничным сканированием разработаны

специальный стандарт ШЕЕ 1149.1 и языки BSDL и HSDL (Boundary and

Hierarchical Scan Description Languages), являющиеся подмножеством VHDL.

Очевидно, что проектирование схем тестирования целесообразно выпол-

нять совместно с синтезом основных схем, т. е. на уровнях RTL и вентильном.

Основой ПО конструкторского проектирования в системах ECAD являются

средства топологического проектирования, среди которых выделяют програм-

мы разработки топологии (layout) кристаллов СБИС, многокристальных СБИС

и печатных плат.

Конструкторское проектирование СБИС включает в себя ряд процедур.

Разрезание (partitioning или компоновка) заключается в группировании компо-

нентов по критерию связности, что необходимо или для размещения формиру-

емых групп в отдельных чипах при многокристальной реализации, или для

определения их взаимного расположения в одном кристалле в процессе выпол-

нения последующей процедуры планирования (floorplanning) кристалла. Груп-

пы при планировании представляют в виде прямоугольников, их расположение

обычно определяется в интерактивном режиме, но находят применение также

генетические алгоритмы.

Далее следуют процедуры размещения (placement) компонентов, трасси-

ровки (routing) соединений, сжатия (compaction) топологической схемы, про-

верки соответствия топологической и принципиальной схем, подготовки инфор-

мации для генераторов изображений. Ответственность процедуры размещения

определяется доминирующим влиянием на быстродействие СБИС задержек

именно в соединениях. Трассировка состоит из глобальной фазы, во время ко-

торой намечается положение трасс, и детальной, которая, в свою очередь, под-

разделяется на канальную (channel) и локальную (switchbox). Канальная трас-

сировка служит для конкретизации положения трасс в каналах, а локальная —

для проведения соединений между каналами и контактами компонентов. Сжа-

тие топологии выполняется во всех направлениях и позволяет уменьшить зани-

маемую схемой площадь. После исполнения операций размещения и трасси-

ровки следует оценка задержек и занимаемой площади, и если требования к

этим параметрам не удовлетворены, то дополнительно увеличивают число ите-

раций для приближения к оптимальным результатам.

Очевидно, что при нисходящем проектировании в большинстве предшеству-

ющих процедур приходится задаваться ориентировочными значениями данных,

истинные значения которых становятся известными только после выполнения

последующих процедур. Это обстоятельство обусловливает итерационный

228