5. Методическое и программное обеспечение автоматизированных систем

В последнее время значительное внимание уделяется процедурам совме-

щенного проектирования программной и аппаратной частей СБИС (SW/HW -

Software/Hardware co-design). Если в традиционных маршрутах проектирова-

ния разделение алгоритмов на части, реализуемые программно и аппаратно,

происходит на самых ранних шагах, то в технологии совмещенного проектиро-

вания эта процедура фактически переносится на RTL-уровень и тем самым

входит в итерационный проектный цикл, что может привести к более обосно-

ванным проектным решениям. Примером подхода к совмещенному проекти-

рованию может служить методика моделирования на уровне исполнения сис-

темы команд, в соответствии с которой моделируются события, происходящие

на внешних выводах таких устройств, как арифметико-логическое, встроенная

и внешняя память, системная шина и т. п. Благодаря совмещенному проекти-

рованию удается на ранних стадиях проектирования не только найти и испра-

вить возможные ошибки в аппаратной и программной частях проекта, но и от-

ладить контролирующие тесты.

Совмещенное проектирование аппаратных и программных частей успешно

применяют при проектировании систем на кристалле (SoC - System-on-Chip)

для встроенной аппаратуры. При этом аппаратная часть целевого процессора

представляет собой модель уровня системы команд. Модель может быть опи-

санием архитектуры процессора или расписанием работы шины процессора на

языке VHDL, но возможно использование и аппаратного тестера. При этом

скорость моделирования сравнительно невелика. Производительность можно

повысить, если моделирование операций обращения к памяти выполнять не в

аппаратном, а в логическом симуляторе.

Для проверки работоспособности и оценки параметров синтезированных

схем применяют процедуры анализа (верификации) функциональных и логи-

ческих схем. Чаще всего верификацию выполняют с помощью программ мо-

делирования, ориентированных на системный, регистровый или вентильный

уровни. В итерационном цикле проектирования моделирование должно выпол-

няться многократно: сначала с ориентировочными значениями задержек, за-

тем после этапа топологического проектирования уже с учетом уточненных

задержек, обусловленных паразитными параметрами соединений.

Отметим, что в СБИС проводники имеют малые площади поперечных се-

чений и, следовательно, увеличенное сопротивление, это приводит к тому, что

по мере уменьшения проектных норм начинают доминировать задержки в со-

единениях. Эти задержки имеют заметный разброс и существенно влияют на

быстродействие схемы, поэтому во многих программах логического модели-

рования имеются модели проводников. С помощью этих моделей рассчитыва-

ются задержки в зависимости от результатов трассировки.

Чтобы определить значения параметров схемы, полученных в результате

топологического проектирования, используют специальные программы уточ-

нения задержек (экстракция параметров). Для этих целей возможно примене-

ние и программ схемотехнического моделирования.

226