5.3. Система автоматизированного проектирования в радиоэлектронике

чая представлениями логических схем, являются упомянутый выше VHDL и

Verilog. При конструкторском проектировании для описания топологии сбис

широкую известность получили форматы EDIF (Electronic Design Interchange

Format) и GIF (Caltech Intermediate Format). Формат EDIF удобен для передачи

данных, включающих списки соединений, параметры СБИС или печатных плат,

спецификации тестовых наборов, результаты моделирования и т. п. Формат CIF

применяют при передаче проекта, представленного на уровне геометрических

примитивов и управляющих данных, в производство.

К процедурам конструкторского проектирования относят планирование кри-

сталла, размещение компонентов и трассировку соединений. Расчет задержек

в соединениях и их использование в процедуре верификации позволяет уточ-

нить параметры быстродействия схемы. Результаты конструкторского проек-

тирования передаются на этап синтеза файлов с управляющей информацией

для генераторов изображений.

В современных системах структурного синтеза на функционально-логичес-

ком уровне стремятся получить не просто работоспособное решение, но реше-

ние с оптимальным компромиссным удовлетворением требований к площади

кристалла, быстродействию, рассеиваемой мощности, а в ряде случаев и к

тестируемости схемы.

Формализация процедур структурного синтеза в общем случае затрудни-

тельна, поэтому для их эффективного выполнения обычно используют специа-

лизированные программы, ориентированные на ограниченный класс проекти-

руемых схем. Характерные особенности технологии изготовления и

проектирования имеют микропроцессоры и схемы памяти, заказные и полуза-

казные СБИС (ASIC — Application-Specific Integrated Circuits), в том числе про-

граммируемые логические интегральные схемы (ПЛИС). Эти особенности

обу-словливают различия в методах проектирования схем и требуют их отра-

жения в применяемом математическом и программном обеспечении ECAD.

В качестве ПЛИС широко используют программируемые логические схе-

мы CPLD (Complex Programmable Logic Device) и программируемые вентиль-

ные матрицы FPGA (Field Programmable Gate Array). В случае использования

CPLD для отражения структуры конкретной схемы в инвариантном по отно-

шению к приложению множестве функциональных ячеек требуется выполнить

заключительные технологические операции металлизации. В случае схемы

FPGA программатор, согласно заданной программе, просто расплавляет име-

ющиеся перемычки (fuse) или, наоборот, их создает, локально ликвидируя тон-

кий изолирующий слой (antifase). Следовательно, при использовании CPLD и

FPGA необходимо с помощью САПР выбрать систему связей между ячейка-

ми программируемого прибора в соответствии с реализуемыми в схеме алго-

ритмами и синтезировать программы управления программатором или заклю-

чительной операцией металлизации. Ячейки могут быть достаточно сложными

логическими схемами, вентилями или даже отдельными транзисторами. На

производстве кристаллов ПЛИС специализируется ряд фирм, например Xilinx,

Altera, Actel и другие, зачастую эти же фирмы поставляют ПО для синтеза

схем на производимых ими ПЛИС.

225