Канальный уровень

Канальный уровень обеспечивает передачу и прием кадров. Этот уровень взаимодействует с прикладным и физическим уровнями, являясь посредником между ними. Протокол обмена между канальными уровнями передающей и приемной стороны включает в себя средства защиты от искажения, потери или дублирования кадра. Рассмотрим канальные уровни передающей и приемной станций при работе телеуправления.

Рис. 37. Модель канального уровня передающей станции

Канальный уровень передающей станции. Канальный уровень приведен на рис. 37. Он получает от прикладного уровня блоки данных ASDU и количество попыток посылки кадра приемной стороне. Уровень формирует заголовок кадра, подсчитывает контрольную сумму и оформляет окончание кадра. Формат кадра зависит от типа передаваемого сообщения. Ограничимся рассмотрением процедуры передачи приказа. Сформированный кадр в виде последовательности байт предоставляется физическому уровню, который осуществляет выборку последовательность байт в соответствии со скоростью передачи в линии связи. Для согласования скоростей формирования кадра и выборки его байт используется очередь.

Рассмотрим формирование кадра переменной длины (формат L). Схема модели канального уровня приведена на рис.38. Полученный от прикладного уровня блок ASDU оформляется в кадр блоком FRAME и записывается (при наличии разрешения от прикладного уровня на входе E_INP) в регистр хранения Queue_1. Регистр хранения выполнен на основе очереди размером в одну запись. После записи данных регистр хранения выставляет активный сигнал на порт E_R, а данные - на порт D_Out. Блок BYTE_ с частотой, определяемой генератором CLK, осуществляет последовательное считывание байт кадра и запись их в выходную очередь Queue_14. Разрешение на запись в эту очередь вырабатывается после ее опустошения (считывание всех ранее записанных данных) и выставляется на порт E_W. Разрешение на чтение очереди Queue_14 выставляется на порт E_R после заполнения очереди входными данными, сами данные выставляются на порт D_Out. Номер кадра FCB вычисляется в блоке BYTE_ и записывается в командный байт кадра блоком FRAME. Данные поступают на выходной порт схемы D_OUT только при совпадении трех условий (блок L_5):

наличие синхросигнала считывания (это сигнал, совпадающий с моментом времени выдачи физическим уровнем стоп-бита, порт CLK_R),

разрешение на прием данных физическим уровнем (порт Е_OUT схемы)

разрешение на выдачу данных регистром Queue_14 (порт E_R регистра).

Триггер Pause_ вырабатывает сигнал «пауза» при условии получения сигнала о начале паузы от блока Queue_14, синхронизируя его со стоп-битом. Сброс триггера Pause_ осуществляется после отсчета требуемого интервала времени (блоки G_1, G_2). Сигнал «пауза» останавливает запись в блок Queue_14, запрещает считывание данных из блока BYTE_ и снимает разрешение чтения данных физическим уровнем (порт E_R).

Счетчик посылок кадров ST_SEND сравнивает число разрешенных попыток посылки одного и того же кадра с количеством выполненных посылок и при достижении установленного лимита (порт N_r) выставляет отрицательное сообщение для прикладного уровня.

Рис. 38. Схема модели канального уровня передатчика

На рис. 39 приведена схема формирования кадра. Кадр формируется путем вертикальной конкатенации байт заголовка кадра (START2, L, L, START2), командного байта С, байта адреса приемной станции А, блока данных ASDU, байт контрольной суммы (КС) и окончания кадра (END). Командный байт формируется путем включения в него бита номера кадра FCB, и кода команды FC. Код команды выбирается из таблицы возможных кодов селектором S_1.

Рис. 39. Схема формирования кадра блоком FRAME

Адрес приемной станции копируется из блока ASDU элементом S_2. Контрольная сумма вычисляется по данным командного байта С, байта адреса А и байт блока ASDU путем суммирования по модулю 256 в блоке КС и записывается в состав кадра.

На рис. 40. приведена схема выборки байта из регистра хранения.

Рис. 40. Схема выборки номера байта BYTE_

Рис. 41. Определение суммы по модулю 256

С частотой определяемой сигналом входного порта CLK в блоке S_BYTE вырабатывается последовательность индексов (INDEX), которые используются для выбора очередного байта из кадра, поступившего на входной порт Date. Байты выставляются на порт BYTE. Блок СТ_14 осуществляет счет выданных байт и в конце кадра (после 14-го байта) выдает сигнал на порт CLK_, блок СТ_2 определяет бит с номером кадра (FCB).

Вычисление суммы по модулю 256 показано на рис. 41. Входные данные данного блока вычисляются путем перевода бинарного представления каждого контролируемого байта кадра в десятичное исчисление и суммирования полученных результатов. Для выполнения приведенных вычислений применяются функции MATLAB bi2de. Одна из возможных схем вычислений приведена на рис. 42

Рис. 42. Вычисление суммы байт

Канальный уровень приемной станции. Модель канального уровня приведена на рис. 43. Канальный уровень получает от физического уровня байты, формирует из них кадр, проверяет его на отсутствие искажений, выделяет из кадра блок ASDU и передает его прикладному уровню. От физического уровня блок получает тактовые импульсы записи CLK_W, входные байты D_INP, сигналы ошибки приема байта ERROR, состояния паузы в линии PAUSE. Кроме того на вход поступают разрешение прикладного уровня на запись в него данных E_OUT. Прикладному уровню блок передает через порт D_OUT блок ASDU и сигнал разрешения считывания данных E_R. Для физического уровня вырабатывается сигнал разрешения записи данных в канальный уровень E_W.

Рис.43. Модель канала приемника.

Схема модели канального уровня приведена рис. 44. Блок START осуществляет проверку принятых байт на соответствие их шаблону START2. При обнаружении такого байта дается разрешение на заполнение очереди принимаемого кадра Queue_14.

Рис. 44. Схема модели канального уровня приемника

Ввод данных в очередь осуществляется при отсутствии активного сигнала ERROR от физического уровня. Частота записи данных соответствует частоте приема символов физическим уровнем. При получении сигнала PAUSE осуществляется дополнительное разрешение на очистку очереди, что необходимо при получении такого сигнала до полного приема кадра. Сброс схемы START осуществляется после приема последнего байта кадра или после получения сигнала PAUSE.

Регистр входных данных после заполнения очереди выставляет на порт E_W сигнал разрешения чтения данных, а сами данные поставляются через порт D_out. Кроме того на порт Num выставляются данные о номере считываемого из регистра байта. Блок CHECK осуществляет проверку принятого кадра на отсутствие искажений. При приеме неискаженного кадра блок данных прикладного уровня выставляется на порт ASDU, одновременно переводится в активное состояние порт разрешения выдачи данных E_D. На порт END активный сигнал выставляется при приеме последнего байта кадра. Элемент V2 осуществляет выборку блока ASDU из принятого кадра и при наличии разрешения выставляет на выходной порт схемы D_OUT. Одновременно выставляется разрешающий сигнал, разрешающий чтение блока данных ASDU прикладным уровнем (порт E_R).

Схема блока проверки кадра дана на рис. 45. Схема получает вводимые в регистр хранения данные через порт D. Одновременно через порт Num поступает номер байта в регистре. На основании этой информации блок START_2_1 осуществляет поиск первого байт со значением START2. При получении этого значения запоминается номер принятого байта в блоке N_0. Полученные данные используются для вычисления номера текущего байта относительно первого полученного байта (с кодом START2). Срабатывание блока START2_1 разрешает работу всех схем проверки элементов кадра. Кроме того, срабатывание блока START_2_1 выставляет логическую единицу на схему проверки отсутствия искажения кадра Е_R1. Второй и третий байт кадра должны содержать длину кадра и быть равными друг другу. Проверку осуществляет блок «L_1=L_2». При этом второй байт запоминается в регистре RG1 и выдается для проверки при приеме третьего байта.

Рис. 45. Проверка принятого кадра на искажения.

При удовлетворительной проверке схема проверки также выставляет логическую единицу на схему отсутствия искажений кадра. Четвертый байт проверяется по шаблону START2, результат проверки также поступает на схему E_R1. Блок «A=Akp» проверяет соответствие адреса приемной станции адресу, указанному в заголовке кадра. При положительном результате проверки блок выставляет логическую 1 на схему E_R1. В блоке Buf_ASDU выделяются командный байт и байта адреса заголовка кадра, а также блок данных прикладного уровня ASDU и байт с контрольной суммой. Байт с контрольной суммой выставляется на порт _KC, остальные байты на порт C_A_ASDU.

В блоке КС по выделенным байтам вычисляется контрольная сумма, которая сравнивается с контрольной суммой, записанной в анализируемом кадре. Сравнение осуществляет блок «KC_1=KC_2», результат сравнения выставляется на схему E_R1. В схеме «СТ_Frame & FC» производится анализ функционального кода FC и номера кадра FCB. Номер функционального кода выставляется на порт N_FC. В случае, если кадр классифицируется как новый, на порт NEW выставляется логическая единица, которая поступает на логическую схему E_R1. Блок End проверяет, равен ли последний байт кадра шаблону «конец кадра» и результат проверки выставляет на схему E_R1.

После опустошения буфера очереди Queue_14 на порт Num рассматриваемой схемы поступает значение 0, которое используется для генерации схемой G_Reset импульса, осуществляющего сброс всех схем проверки кадра в исходное состояние. Поскольку проверяющие блоки выполнены в виде Enable-подсистем, то в момент сброса выставляется также сигнал на разрешение работы этих блоков.

На рис. 46 приведен пример реализации схемы определения нового значения кадра, которая применена в блоке «CT_Frame & FC». Схема получает на входной порт In_C контрольный байт заголовка кадра, из которого выделяет биты актуальности счетчика кадров FCV и номер кадра FCB. Принятое значение номера кадра запоминается в регистре T при поступлении фронта синхронизирующего сигнала CLK. Предыдущее значение номера кадра хранится в триггере ROM и считывается из триггера T по срезу синхронизирующего сигнала CLK. Логические схемы L_2…L_5 сравнивают старое значение кадра с новым, результат сравнения запоминается в триггере NEW-OLD (по фронту CLK) и выставляется на выходные порты NEW и OLD.

Рис. 46. Схема определения нового значения кадра