Синтез структури одноциклового spim risc комп’ютера
Загалом, синтезована структура прототипу наближена до відомої структури SPIM машини. Але в оригінальну архітектуру SPIM машини навмисно внесені зміни для того щоб спростити імплементування в ПЛІС Spartan взірця 1998 року, а саме:
формат даних має довжинує 8 бітів, а не 32 біти;
формат інструкцій не змінено, а ось його трактування для інструкцій з безпосереднім операндом змінено проти оригіналу; це дозволило викорстовувати наявні асемблери і симулятори;
реалізовано не всі інструкції, а лише ті, що містить тестова програма;
пам’ять даних містить дві байтові комірки з адресами 0 і 1 ( а не 0 та 4, як має бути); двох комірок достатньо, аби виконувати тестову програму прототипу;
регістри даних мають розрядність 8 бітів, а не 32 біти; їх є лише вісім, а не 32, як в оригіналі.
Сучасні ПЛІС фірми Xilinx дозволяють створювати моделі для синтезу в ПЛІС з оригінальною розрядністю даних, з оригінальним числом 32 регістрів загального призначення та з місткістю пам’яті прорами і пам'яті даних на декілька кілобайтів кожна. Отже, спрощення (викривлення) MIPS архітектури, допущені в прототипі, що розглядається у реальному проектуванні нескладно виправити. Дані спрощення допустились для того щоб досягнути варіативності вихідних даних на розробку проекта.
Рис.3. Спрощене подання синтезованої структури одноциклової SPIM машини.
Далі представимо детальну структуру одно циклової RISC машини Паттерсона і Хеннессі.
Рис.4. Детальна структура одноциклової RISC машини Паттерсона і Хеннессі.
Пригортаємо увагу до того, що метою проектування є одноцикловий варіант, тобто такий, у якому нема конвеєра (знову таки заради спрощення), а усі RISC інструкції виконуються за один машинний цикл, який в нас точно дорівнюється одному тактовому інтервалу.
Верифікація vhdl моделі комп’ютера
Отже наша VHDL проімплементована. Далі її необхідно перевірити сасовим симулюванням на рівні вентилів. Тепер можна перевірити по часовим діаграмам правильність виконання нашої тестової програми.
Рис.5. Часове симулювання моделі на рівні вентилів
Необхідно зауважити те, вміст програмного лічильника змінюється так як ми і передбачали.
Vhdl модель прототипу risc комп’ютера
Далі подамо всі модулі з яких складається VHDL модель SPIM RISC комп’ютера.
Топ-файл VHDL моделі комп’ютера
Це − структурна архітектура усього комп’ютера, складеного з окремих модулів IF, ID, EXE, MEM та CTL (керування).
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-- SPIM top module
-- One cycle MIPS TM (J. Hennessy & D. Patterson,1998).
-- Xilinx WebPack 9.1i
-- Submodules: IF_chip, ID_chip, EX_chip,MEM_chip, CTL_chip
entity A_SPIM is
port ( clock : in std_logic;
reset : in std_logic;
PC : out std_logic_vector(7 downto 0));
end A_SPIM;
architecture spim_structure of A_SPIM is
component ID_chip
port( clock : in std_logic;
reset : in std_logic;
Instruction : in std_logic_vector(31 downto 0);
write_data : in std_logic_vector(7 downto 0);
RegWrite : in std_logic;
RegDst : in std_logic;
Immediate : out std_logic_vector(7 downto 0);
Rs : out std_logic_vector(7 downto 0);
Rt : out std_logic_vector(7 downto 0);
Opcode : out std_logic_vector(5 downto 0));
end component;
component IF_chip
port( clock : in std_logic;
reset : in std_logic;
Branch_Address : in std_logic_vector(7 downto 0);
PCsrc : in std_logic;
Instruction : out std_logic_vector(31 downto 0);
NPC : out std_logic_vector(7 downto 0);
PCview : out std_logic_vector(7 downto 0));
end component;
component EX_chip
port( Branch : in std_logic;
ALUSrc : in std_logic;
NPC : in std_logic_vector(7 downto 0);
Rs : in std_logic_vector(7 downto 0);
Rt : in std_logic_vector(7 downto 0);
Immediate : in std_logic_vector(7 downto 0);
ALUResult : out std_logic_vector(7 downto 0);
Branch_Address : out std_logic_vector(7 downto 0);
PCsrc : out std_logic);
end component;
component CTL_chip
port( Op : in std_logic_vector(5 downto 0);
RegDst : out std_logic;
ALUSrc : out std_logic;
MemtoReg : out std_logic;
RegWrite : out std_logic;
MemWrite : out std_logic;
Branch : out std_logic);
end component;
component MEM_chip
port( clock : in std_logic;
reset : in std_logic;
Memwrite : in std_logic;
MemtoReg : in std_logic;
address : in std_logic_vector(7 downto 0);
write_data : in std_logic_vector(7 downto 0);
writeback_data : out std_logic_vector(7 downto 0));
end component;
signal NPC_bus : std_logic_vector(7 downto 0);
signal Rs_bus : std_logic_vector(7 downto 0);
signal Rt_bus : std_logic_vector(7 downto 0);
signal OpCode_bus : std_logic_vector(5 downto 0);
signal Imm_bus : std_logic_vector(7 downto 0);
signal BrAddress_bus : std_logic_vector(7 downto 0);
signal ALUresult_bus : std_logic_vector(7 downto 0);
signal write_back_bus : std_logic_vector(7 downto 0);
signal Instruction_bus : std_logic_vector(31 downto 0);
signal Branch_wire : std_logic;
signal PCsrc_wire : std_logic;
signal RegWrite_wire : std_logic;
signal MemtoReg_wire : std_logic;
signal ALUSrc_wire : std_logic;
signal MemWrite_wire : std_logic;
signal RegDst_wire : std_logic;
begin
U_IF : IF_chip port map(
clock => clock,
reset => reset,
Branch_Address => BrAddress_bus,
PCsrc => PCsrc_wire,
Instruction => Instruction_bus,
NPC => NPC_bus,
PCview => PC);
U_ID : ID_chip port map(
clock => clock,
reset => reset,
instruction => Instruction_bus,
write_data => write_back_bus,
RegWrite => RegWrite_wire,
RegDst => RegDst_wire,
Rs => Rs_bus,
Rt => Rt_bus,
OpCode => OpCode_bus,
Immediate => Imm_bus);
U_EX: EX_chip port map (
Branch => Branch_wire,
ALUSrc => ALUSrc_wire,
NPC => NPC_bus,
Rs => Rs_bus,
Rt => Rt_bus,
Immediate => Imm_bus,
PCsrc => PCsrc_wire,
Branch_Address => BrAddress_bus,
ALUResult => ALUResult_bus);
U_CTL: CTL_chip port map(
Op => OpCode_bus,
RegDst => RegDst_wire,
ALUSrc => ALUSrc_wire,
MemtoReg => MemtoReg_wire,
RegWrite => RegWrite_wire,
MemWrite => MemWrite_wire,
Branch => Branch_wire);
U_MEM: MEM_chip port map (
clock => clock,
reset => reset,
MemWrite => MemWrite_wire,
MemtoReg => MemtoReg_wire,
writeback_data => write_back_bus,
address => ALUResult_bus,
write_data => Rt_bus);
end spim_structure;