2.3.Триггеры

Триггером называется функциональное устройство, имеющее два устойчивых состояния, одно из которых может быть установлено под действием входного сигнала. Одно из состояний триггера принима­ется за 0, другое — за 1. Каждое из этих состояний триггер способен сохранять неограниченно долго.

В зависимости от способа управления триггеры делятся на ста­тические и динамические. Триггеры со статическим управлением пе­реключаются при достижении входным сигналом порогового уровня. При динамическом управлении триггеры реагируют на перепад управляющего сигнала. Входы триггеров также делятся на статичес­кие и динамические.

По способу ввода информации триггеры делятся на синхронные и асинхронные. Если в асинхронных триггерах ввод информации про­исходит в момент изменения входного информационного сигнала, то в синхронных для ввода информации, кроме информационных сигналов, на входе нужен дополнительный командный импульс, ко­торый подается на синхронизирующий (тактирующий) вход. В ин­тервалах между тактовыми импульсами синхронный триггер не реа­гирует на входные сигналы, в том числе и на помехи, что способ­ствует его помехоустойчивости.

Входы триггеров, как и входные сигналы, делятся на информаци­онные и управляющие. Информационные входы: RS (с раздельной ус­тановкой триггера в 0 и 1), JK (с раздельной установкой триггера в 1 и 0), T (счетный вход), D (информационный вход D- и D V-триггера) воспринимают поступающую на них информацию. Управляющие входы: V (подготовительный вход разрешения приема информации), С (исполнительный вход приема информации, вход синхронизации) служат для управления приемом информации.

Асинхронные JK-триггеры с динамическими входами, использую­щими емкости в качестве элементов памяти или временной задерж­ки (рис. 2.9) еще применяются в системах управления устройствами электроснабжения железных дорог.

Для образования входов J и К к каждому транзистору триггера (рис. 2.9, а) подключены емкостные потенциально-импульсные ячейки (к VT1 — ячейка VD1; CI; R1, к VT2 — VD2, С2, R2. Такие схемы, кроме формирования импульсов, выполняют также логическую опе­рацию. Заряд емкостей С1 и С2 зависит от длительности сигналов на выходах Q и Q, что обеспечивает «запоминание» предыдущего со­стояния и необходимую блокировку входов на время переключения триггеров.

В исходном нулевом состоянии триггера транзистор VT1 закрыт,

на его выходе Q сигнал 1 (-E_к), транзистор VT2 открыт, на его вы­ходе Q сигнал 0 (+Е_К), т.е. на выходах триггера сигнал 10. При пода­че на вход J отрицательного потенциала происходит заряд конден­сатора С2 (+Е_К—VT2—R2—С2—2), триггер готовится к переключению. Если теперь подать на вход J потенциал +Е_К (сигнал 0), про­изойдет разряд конденсатора С2 на базу транзистора VT2, который закроется. Возникший при этом ток базы транзистора VT1 [+Е_К—VT1—R_c—R_K—(-E_к)] откроет транзистор VT1. На выходах Q и Q

появится сигнал 01, соответствующий состоянию 1 триггера, в кото­ром последний будет находиться до следующего переключения. Сброс триггера в состояние 0 осуществляется путем подачи на вход К от­рицательного потенциала, что приведет к заряду конденсатора С1 с последующим его разрядом на базу транзистора VT1 в момент пода­чи на К положительного потенциала. Транзистор VT1 закроется, VT2 — откроется, на выходах Q и Q будет сигнал 10, соответствую­щий состоянию 0 триггера.

Для образования счетного входа T объединяют входы J и К обе­их импульсных схем. Допустим, что в начальный момент триггер находился в состоянии 1; закрыт транзистор VT2 и открыт VT1. На коллекторе VT1 напряжение U_к1 = +Е_К, а на VT2 — U_k2 = -Е_к (рис. 2.9, б), на входе T низкий потенциал -Е_к, конденсатор С1 заря­жен. При подаче на вход высокого потенциала происходит разряд через VD1 на базу VT1, последний запирается, VT2 отпирается, триггер переходит в состояние 0.

На рис. 2.9, б приведена диаграмма работы триггера со счетным вхо­дом Т. При поступлении на счетный вход триггера последовательности прямоугольных импульсов с периодом последний будет переключать­ся с периодом = 2 . При поступлении на вход T отрицательного по­тенциала заряжается один из конденсаторов С2 через открытый транзис­тор VT2 или C1 — через VT1. Повышение потенциала на входе до нулево­го значения напряжения базы открытого транзистора (U_б1 или U_б2) приводит к разряду соответствующего конденсатора и переключению триг­гера.

На рис. 2.9, в приведено условное изображение триггера со входами J и К а на рис. 2.9,г – со входом Т

.

Универсальный JK-триггер на транзисторах с одним запоминаю­щим конденсатором (рис. 2.10) используется в системе телеуправле­ния «Лисна».

В исходном состоянии оба входа J, К должны находиться под потенциалом -Е_к, т.е. иметь низкий уровень. Диоды VD5 и VD6 зак­рыты , напряжение на емкости С определяется потенциалами на пря­мом и инверсном выходах триггера Q и Q . Пусть триггер находится в состоянии логического нуля, т.е. транзистор VT1 закрыт, a VT2 открыт, на обкладке 2 конденсатора С высокий потенциал, а на об­кладке 1 — низкий, поступающий через R1. Заряд конденсатора осу­ществляется по цепи [+Е_К—VT2—VD4—С—R1—(-Е_к)]. Если на счетный вход Т, образованный пу­тем объединения входов J и

К , теперь подать +Е_К (нуле­вой) потенциал, то потенциал обкладки 1 становится пример­но равным нулю, а потенциал обкладки 2 повышается на ве­личину напряжения заряжен­ного конденсатора С, который через диод VD2 разряжается на базу транзистора VT2. Триггер переключается в состояние 1 (VT2—закрыт, VT1 — открыт), на выходах Q и Q — сигнал 01. Теперь потенциал +Е_К с коллектора VT1 поступает через диод VD3 на обкладку 1 конденсатора С. Диод VD5 при этом запирается. На обкладке 2 будет -Е_к потенциал, конденсатор С при паузе (-Е_к потен­циал на счетном входе Т) заряжается. При очередном импульсе кон­денсатор разряжается через диод VD1 на базу транзистора VT1. Триг­гер сбрасывается в состояние 0, на выходах Q и Q триггера сигнал 10.

Входы R и S триггера используются для сброса триггера в состоя­ние 0 (reset — сброс) или установки в состояние 1 (set — установка).

Асинхронный RS-триггер на интегральных логических элементах ИЛИ-НЕ (рис. 2.11, а), либо И-НЕ (рис. 2:11, б) не требует преобразования входной информации, поэтому устройство управления мо­жет отсутствовать. Допустим, что в исходном состоянии триггера сигналы на входах R и S отсутствуют, т.е. на оба входа подается 0 или 1, тогда на выходе триггера будет сигнал 01 или 10, что опреде­ляется только параметрами и внутренними сигналами самого триг­гера. Такая комбинация называется нейтральной, или режимом со­хранения информации, в котором триггер может долго сохранять любое из своих устойчивых состояний. При входных комбинациях, когда переключающий сигнал поступает на один вход (сигнал 01 или 10), триггер переключается или подтверждает существующее состоя­ние. Если переключающие сигналы подать на оба входа (11 при эле­ментах ИЛИ-НЕ или 00 при элементах И-НЕ) в схеме может быть нарушен бистабильный режим. Ответная реакция триггера может быть непредсказуемой. Такие комбинации называются запрещенны­ми, и они не должны допускаться в процессе работы триггера.

Синхронный RS-триггер на интегральных элементах получается из асинхронного при подключении к входам логических элементов RS-триггера двух схем И-НЕ и одного синхронизирующего входа С (рис. 2.11, в). Логические элементы 3 и 4 образуют ячейку памяти, а 1 и 2 — простейшую схему управления. При отсутствии синхронизи­рующего сигнала на входе С элементы 1 и 2 закрыты, на внутренних выходах и q₂ сигнал 1, при этом триггер находится в режиме хра­нения информации. Информация с входов R и S может быть переда­на в триггер только при сигнале 1 на входе С. Входы R и S триггера прямые, а входные сигналы инвертируются элементами 1 и 2. Синх­ронные RS-триггеры снабжаются вводами и для асинхронно­го управления элементами 3 и 4, что позволяет расширить функцио­нальные возможности триггеров. При синхронном управлении на входы и должен подаваться сигнал 1.

В триггерах со статическим управлением возможна неоднократ­ная смена состояний за время действия синхронизирующего (такто­вого) импульса. Такой недостаток отсутствует у триггеров с динами­ческим управлением и двухступенчатых триггеров.

RS-триггер с двухступенчатой или MS-структурой представлен на рис. 2.11, г. Принцип MS-структуры (master-slave, т.е. управляю­щий и управляемый, ведущий и ведомый) широко применяется при создании триггеров. При сигнале 0 на входе С информационные вхо­ды R и S ведущего TМ-триггера заперты, и он хранит информацию от предыдущего такта. Ведомый ТS-триггер, на синхронизирующем входе которого сигнал 1, повторяет состояние ведущей ячейки ТМ. Если на входе С сигнал 1, то в TTTМ-триггер заносится информация со входов R и S, ведомый триггер блокируется на время тактового им­пульса на входе С инвертором 1, связывающим входы С триггеровТМ и TS. По окончанию действия тактового импульса информация из первой ступени ТМ перезаписывается во вторую TS. Эти RS - триггеры широко используются в качестве ячеек памяти в оперативных запоминающих устройствах (ОЗУ).

Интегральные JK-триггеры обладают универсальными функцио­нальными возможностями. При всех значениях входного сигнала, кроме 1 на входах J и К, они действуют подобно рассмотренным выше .RS-триггерам (вход J играет роль S-выхода, а вход К — роль R- выхода). Входной сигнал, приходящий на входы J и К одновременно, не нарушает бистабильный режим. Для реализации этого свойства в JK-триггере используются сигналы обратной связи с выходов Q и Q

для блокировки одного из информационных входов в зависимости от состояния триггера в предыдущем такте.

Базовая схема такого .JK-триггера (рис. 2.12, а) выполнена на осно­ве двух синхронных .RS-тригтеров L1—L4 (М-тригтер), L5—L8 (S-триггер). Нетрудно убедиться , что сигнал 1 на входах S (установка в1) и R (сброс в0) проходят только, если одновременно присутствует сигнал 1 и на входе С (С_М, C_S). При сигнале 1 на входе С_м М-триггер прини­мает состояние, зависящее от сигналов на входах J к К. Инверторы L5 и L6 при этом закрыты сигналом 0, поступающим с инвертора L9. При сигнале 0 на входе С_м закрыты L1 и L2, а состояние L5, L6 и S-триггера зависит от сигналов, поступающих с М-триггера, т.е. про­исходит перезапись информации с М- в S-триггер.

Допустим, что в исходном положении оба триггера находятся в состоянии 0, при этом на инверсных выходах Q и Q¹ будет сигнал 1 (высокий потенциал), а на прямых выходах Q и Q¹ — сигнал 0 (низкий

потенциал). С выхода Q S-триггера на вход L2 поступает сигнал О, запирающий L2 независимо от сигнала на его входе К.

Теперь допустим, что на входы Jи С поступает 1, а на вход К — сигнал 0. Элемент L1 открывается и на его выходе появляется 0, М-триггер переходит в состояние 1 (сигнал 1 на выходе Q¹). Эле­менты L5 и L6 при этом закрыты сигналом 0 с инвертора L9, .S-триггер сохраняет состояние 0. Если теперь на вход С поступает сигнал 0, то инверторы L1 и L2 закрываются, а сигнал 1 с выхода L9 поступает на L5 и L6. На входах L5 совпадают сигналы 1, что приводит к его открытию. Сигнал 0 с выхода L5 поступает на L7, S-триггер пере­ключается в состояние 1.

Аналогично триггер работает при поступлении сигнала 1 на входы С и К, а на вход J — сигнала 0. Если на входах J и К одновременно присутствует сигнал 1, то по входу С триггер работает как счетный: при первом тактовом импульсе он переходит в состояние 0, при вто­ром в — 1, далее процесс повторяется. Диаграмма работы JK-триггера приведена на рис. 2.12, б, его функциональная схема — на рис. 2.12, в.

D-триггеры с динамическим управлением могут быть выполнены на базе нескольких RS-триггеров (рис. 2.13, а). Такой триггер состоит из трех RS-триггеров: основного на элементах L5 и L6; двух вспомога­тельных на элементах LI, L2 и L3, L4, образующих схему управления.

Переключение D-триггера происходит на переднем фронте такто­вого импульса, поступающего на синхронизирующий вход С. Инфор­мация на вспомогательные триггеры записывается, когда на входе С сигнал 0. При этом инверторы L2 и L3 принудительно заперты, а внут­ренняя связь между вспомогательными триггерами разорвана. С ин­верторов L2 и L3 на входы элементов L5 и L6 основного триггера по­ступают сигналы 1, при этом триггер сохраняет предыдущее состоя­ние. Состояние инверторов L1 и L4 зависит от сигнала на входе D. При сигнале 0 на нем инвертор L4 закрыт, a L1 — открыт (рис. 2.13, б). При сигнале 1, наоборот, L4 — открыт, так как на его второй вход поступает сигнал 1 с инвертора L3, а инвертор L1 закрыт. При по­ступлении на вход С сигнала 1 оба вспомогательных триггера уста­навливаются в положение, при котором L1 и L4 сохраняют свое пре­жнее состояние. Выходной триггер переключается в новое состояние сигналами с L2 и L3.

После переключения триггера на переднем фронте синхронизи­рующего импульса, поступающего на вход С, оказывается выклю­ченным из работы вход D в результате действия связей между вспо­могательными триггерами. Если после сигнала 1 на входе С схема зафиксировалась в состоянии, при котором открыт инвертор L2, то инверторы L1 и L3 закрыты независимо от состояния L4, а значит, и от сигнала на входе D. Если схема зафиксировалась, когда L3 от­крыт, то L4 будет закрыт при любом сигнале на входе D.

Для любой работы триггера необходимо, чтобы сигнал на вход D поступал несколько раньше, чем сигнал 1 на вход С. При асинхронном управлении состояние выходного триггера за­висит от того, на какой вход подан сигнал 0. Асинхронный сигнал подается также на элементы управляющих триггеров так, чтобы под­тверждалось состояние выходного триггера. Например, при сигнале 0 на входе S блокируется инвертор L1 в течение тактового импуль­са и на выходе инвертора L2 формируется 0, который в свою очередь блокирует инвертор L3.