1 Вариант - обычный каскад.

+ Е_п ЛЭ₁ Выход имеет два устойчивых

вых. . . . . . 1 состояния - 0 (транзистор открыт)

и 1 (транзистор закрыт).

ЛЭ ЛЭ_n Коэффициент разветвления по

выходу такого каскада равен 10.

При организации мультиплексной линии необходим дополнительный логический элемент ИЛИ.

2 Вариант - каскад с открытым коллектором.

+Е_п + Е_п Для обеспечения второго устойчи-

ЛЭ₁

вых. вого состояния - 1, выход через внеш-

ний резистор подключается к источни-

ЛЭ_n

ЛЭ . . . . . . ку питания.

Такой каскад имеет коэффициент

разветвления по выходу 16. Объясняется это возможностью изменения параметра резистора в небольших пределах.

На структурных схемах наличие выхода с открытым коллектором часто отмечается специальным символом в обозначении элемента.

Организация мультиплексной линии характеризуется непосредственным соединением выходов всех логических элементов, к которому через один внешний резистор подключён источник питания. Такое включение эквивалентно использованию дополнительного логического элемента ИЛИ, поэтому его иногда называют "монтажным (проводным) ИЛИ".

3 Вариант - каскад с открытым эмиттером.

ЛЭ₁

ЛЭ_n

+Е_п В этом случае для обеспечения нуле-

вого устойчивого состояния выход че-

. . . . . . рез внешний резистор подключается к

ЛЭ вых. "земле".

Нагрузочная способность и способ

организации мультиплексной линии аналогичны каскаду с открытым коллектором.

На структурных схемах наличие выхода с открытым эмиттером часто отмечается специальным символом в обозначении элемента.

4 Вариант - каскад с тремя состояниями.

Здесь возможны три ситуации. Напряжение логического нуля на выходе

соответствует ситуации, когда верхний транзистор заперт, а нижний открыт.

+ Е_п ЛЭ Напряжение логической единицы - ситу-

. . . . . ации, когда верхний транзистор открыт,

ЛЭ а нижний заперт.

вых. Когда же оба транзистора заперты,

ЛЭ каскад отключен от нагрузки. Это и есть третье (безраз-

личное) состояние, в котором ток по выходной цепи не протекает.

Нагрузочная способность каскада такая же, что и у обычного.

Организация мультиплексной линии характеризуется объединением выходов всех элементов в "монтажное ИЛИ" без использования дополнительных средств.

На структурных схемах наличие выхода с тремя состояниями часто отмечается специальным символом в обозначении элемента.

2.9. Типовые КЦУ.

При построении сложных цифровых устройств применяются не только отдельные логические элементы, но и их комбинации в виде типовых структур. Такие структуры выполняются как единое целое в виде интегральных микросхем.

На входы типовых структур могут подаваться информационные сигналы и сигналы управления. Информационные сигналы отображают обрабатываемую информацию.

Сигналы управления определяют порядок передачи информационных входных сигналов на выход либо выполняют функции синхронизации или стробирования.

Синхронизация заключается в задании временных интервалов между двумя соседними моментами срабатывания устройств, а стробирование - в разрешении выполнения устройством заданных функций только в течении определённого промежутка времени.

Во многих случаях функции синхронизации и стробирования совмещаются.

ЛЕКЦИЯ 6

Значение управляющего сигнала (в одних схемах это 0, в других - 1), разрешающего устройству выполнение заданных функций, называется активным.

На графическом обозначении типовых КЦУ нулевое зна-

V V чение активного сигнала изображается знаком инверсии.

Отсутствие этого знака означает единичное значение активного сигнала.

Обязательной функцией пассивного стробирующего сигнала является перевод всех выходов устройства либо в третье состояние, либо в 1 или 0. В последнем случае (а иногда и независимо от этого) на графическом обозначении типового устройства отображаются активные значения выходных сигналов, т.е. значения, соответствующие активному стробирующему сигналу. При этом используются те же обозначения, что и для стробирующего сигнала.

Далее рассмотрим собственно типовые КЦУ.

Дешифраторы. Дешифратором называется КЦУ с несколькими входами и выходами, преобразующее входное кодовое слово в активный сигнал на одном из выходов.

Дешифраторы используются для формирования управляющих сигналов.

Дешифратор с m входами и 2^m выходами называется полным, в противном случае дешифратор называется неполным.

На рис. показано условное графическое обозначение на примере двухвхо-

DC 0 у₀ дового полного дешифратора со стробированием и нуле- х₀ 1 1 у₁ выми активными значениями выходных сигналов. х₁ 2 2 у₂ v 3 у₃ Входы обозначаются весовыми коэффициентами двоичных разрядов, что устанавливает однозначное соответствие между номером входа и номером разряда входного кодового слова.

Соответствующая таблица истинности для активного х₁ х₀ у₃ у₂ у₁ у₀ значения стробирующего сигнала (v = 0) имеет вид: 0 0 1 1 1 0

Из таблицы следует, что номер выхода, на котором 0 1 1 1 0 1 появляется активный сигнал, есть десятичное предс- 1 0 1 0 1 1 тавление входного кода. 1 1 0 1 1 1

Дешифратор можно реализовать в любом заданном базисе. При этом учитывая, что каждый из выходов описывается функцией конституенты нуля или единицы, соответствующие ФАЛ записываются сразу в минимальной форме.

Например, для рассматриваемого дешифратора можно записать:

у₀ = х₁  х₀ , у₁ = х₁  х₀ , у₂ = х₁  х₀ , у₃ = х₁  х₀ .

В интегральном исполнении выпускаются дешифраторы со стробированием на 2, 3 и 4 входа, причём в одном корпусе микросхемы может быть несколько дешифраторов. В маркировке микросхем дешифраторов используются буквы ИД, например, К155ИД1.

На базе серийно выпускаемых микросхем дешифраторов можно строить дешифраторы на большее число входов, при этом используется многоступенчатая структура.

DC 0 у₀ Принцип наращивания числа входов

х ₀ 1 1 у₁ покажем на примере построения деши- х₁ 2 2 у₂ фратора 4*16 на базе дашифраторов 2*

v 3 у₃ 4 со стробированием.

DC 0 Информационные входы дешифрато-

х ₂ 1 1 ... . . . . . ров второй ступени соединены парал-

х ₃ 2 2 ... лельно и используются для приёма

v 3 DC 0 y₁₂ младших разрядов входного кода.

1 1 y₁₃ Информационные входы дешифра-

2 2 y₁₄ тора первой ступени используются для

4*16 v 3 y₁₅ приёма старших разрядов входного ко- да.

Выходы дешифратора первой ступени управляют дешифраторами второй ступени. В результате каждая комбинация старших разрядов входного кода разрешает функционирование только строго определённому дешифратору второй ступени.

Следует отметить, что число уровней увеличивается по необходимости.

На практике часто используются неполные дешифраторы, предусматривающие декодирование только отдельных комбинаций входных сигналов. Такие дешифраторы синтезируются как не полностью определённые КЦУ.

Шифраторы. Шифратором называется КЦУ с несколькими входами и выходами, преобразующее активный сигнал на одном или нескольких входах в кодовое слово на выходе.

Шифраторы используются в устройствах ввода информации в цифровые системы.

Шифратор с m выходами и 2^m входами называется полным, в противном случае шифратор называется неполным.

На рис. показано условное графическое обозначение на примере четырёх-

х ₀ 0 CD входового полного шифратора с нулевыми активны-

х ₁ 1 1 у₀ ми значениями входных сигналов.

х ₂ 2 2 у₁ Выходы обозначаются весовыми коэффициен-

х ₃ 3 тами двоичных разрядов, что однозначно устанав-

ливает формат выходного кодового слова.

Соответствующая таблица истинности имеет вид: х₃ х₂ х₁ х₀ у₁ у₀

Из таблицы следует, что выходной код есть двоичное 1 1 1 0 0 0 представление десятичного номера входа, на который 1 1 0 1 0 1 подан активный сигнал. 1 0 1 1 1 0

Шифратор можно синтезировать в любом заданном бази- 0 1 1 1 1 1 се. При этом учитывая, что для каждого выходного кода во 1 1 1 1 1 1

входной комбинации только одна переменная имеет активное значение, соответствующие ФАЛ записываются сразу в минимальной форме.

Например, для рассматриваемого шифратора можно записать:

у₁ = х₀  х₁, у₀ = х₀  х₂.

В интегральном исполнении выпускаются, как правило, приоритетные шифраторы, допускающие наличие активного сигнала одновременно на нескольких входах. При этом выходной код соответствует старшему из входов, на которые подан активный сигнал.

Таблицу истинности таких шифраторов покажем на примере предыдущего шифратора, но в предположении, что он является приоритетным:

При синтезе такого шифратора каждый член ФАЛ следу- х₃ х₂ х₁ х₀ у₁ у₀ ет записывать, заменяя безразличное значение входной пе- 1 1 1 0 0 0 ременной активным. 1 1 0  0 1

В маркировке микросхем шифраторов используются 1 0   1 0 буквы ИВ, например, К155ИВ3. 0    1 1 1 1 1 1 1 1

Часто шифраторы дополняются входами стробирования и выходами служебной информации. Состояние служебных выходов однозначно определяет одну из трёх возможных ситуаций: стробирующий сигнал пассивен, стробирующий сигнал активен, но пассивны входные сигналы или активный сигнал подан на старший вход шифратора.

Необходимость в этой информации следует из последних двух строк таблицы истинности: выходной код 11 соответствует активному сигналу на старшем входе шифратора или отсутствию активных сигналов на его входах, а так же режиму запрещения выполнения своих функций.

Мультиплексоры. Мультиплексором называется КЦУ, обеспечивающее подключение к выходу одного из информационных входов, выбор которого производится кодом, поступающим на управляющие (иногда говорят адресные или селективные) входы.

Мультиплексоры используются в основном для организации мультиплексного режима передачи сигналов, а также преобразования параллельного кода в последовательный.

При m селективных входах мультиплексор имеет 2^m информационных входов.

Условное графическое обозначение мультиплексора покажем на примере одного из его вариантов:

D ₀ MS Буквой D обозначаются информационные входы мульти-

D₁ плексора, а буквой А - адресные или селективные входы.

D₂ y Иногда используют сквозную нумерацию входов х₀,х₁,...

D₃

A₀ Соответствующая таблица истинности имеет А₁ А₀ у

A₁ вид: 0 0 D₀

Из таблицы следует, что выходной сигнал 0 1 D₁ мультиплексора повторяет сигнал информационного входа с 1 0 D₂ номером, определяемым как десятичное представление двоич- 1 1 D₃ ного кода на адресных входах.

Мультиплексор можно реализовать в любом заданном базисе. Кроме того, в его структуру можно ввести и типовые КЦУ. Например, для рассматрива-

емого мультиплексора можно записать: у = а₁а₀D₀  а₁а₀D₁  а₁а₀D₂  а₁а₀D₃.

D ₀ & Из этой формулы видно, что для

каждого входа D комбинации адрес-

D ₁ & ных сигналов такие же, как и в де-

1 у шифраторе с единичными активны-

D ₂ & ми значениями выходных сигналов.

DC 0 Следовательно, один из возмож-

A ₀ 1 1 & ных вариантов структурных схем

A₁ 2 2 D₃ рассматриваемого мультиплексора

3 будет иметь вид:

В интегральном исполнении выпускаются мультиплексоры на 2, 4, 8 и 16 информационных входов, причём в одном корпусе микросхемы может быть несколько мультиплексоров. Кроме того, мультиплексоры могут быть дополнены входом стробирования и вторым инверсным выходом.

В маркировке микросхем мультиплексоров используются буквы КП, например, К155КП1.

На базе серийно выпускаемых микросхем мультиплексоров можно строить мультиплексоры на большее число информационных входов, при этом используется многоступенчатая структура.

D ₀ D₀ MS D₀ MS Принцип наращивания числа

D₁ D₁ . . . D₁ входов покажем на примере

D₂ D₂ y . . . D₂ y y построения мультиплексора

D₃ D₃ D₃ 16*1 на базе мультиплексоров

A ₀ A₀ A₂ A₀ 4*1.

A ₁ A₁ А₃ А₁ Адресные входы мультип-

. . . . . . . лексоров первой ступени сое-

динены параллельно и используются для приёма

D₁₂ D₀ MS младших разрядов адресного кода.

D₁₃ D₁ Адресные входы мультиплексора второй сту-

D₁₄ D₂ y пени используются для приёма старших разрядов

D₁₅ D₃ адресного кода. В результате каждая их комби-

A₀ нация подключает к общему выходу входы стро-

A₁ 16*1 го определённого мультиплексора первой ступе-

ни.

Следует отметить, что число уровней увеличивается по необходимости.

Демультиплексоры. Демультиплексором называется КЦУ, обеспечивающее подключение информационного входа к одному из выходов, выбор которого осуществляется кодом на управляющих входах.

Демультиплексоры решают задачи, обратные мультиплексировнию.

Условное графическое обозначение покажем на примере демультиплексора с четырьмя информационными выходами:

DMS 0 у₀ Соответствующая таблица истин- х₁ х₀ у₃ у₂ у₁ у₀

х₀ 1 1 у₁ ности имеет вид: 0 0 0 0 0 D

х₁ 2 2 у₂ Из таблицы следует, что инфор- 0 1 0 0 D 0

D 3 у₃ мационный сигнал D повторяется 1 0 0 D 0 0

на выходе, номер которого является 1 1 D 0 0 0 десятичным представлением кода на управляющих входах демультиплексора.

Демультиплексор можно реализовать в любом заданном базисе. Формулы, определяющие выходные сигналы рассматриваемого демультиплексора имеют вид: y₀ = x₁x₀D, y₁ = x₁x₀D, y₂ = x₁x₀D, y₃ = x₁x₀­D.

Но ведь именно такими выражениями определяются выходные сигналы дешифратора со стробированием по входу D и единичным значением активного сигнала.

Поэтому в качестве демультиплексора применяют дешифратор, на вход стробирования которого подаётся информационный входной сигнал.

Поскольку дешифратор со стробированием может быть использовани и как демультиплексор, его называют дешифратор-демультиплексор.

ЛЕКЦИЯ 7

Сумматоры. Сумматором называется КЦУ, выполняющее арифметическое сложение кодов чисел.

При сложении двух чисел А и В в каждом i-ом разряде производится сложение трёх цифр: цифр первого а_i и второго b_i слагаемых и цифры переноса P_i из соседнего младшего разряда.

В результате сложения для каждого i-го разряда получаются цифра суммы S_i и цифра переноса P_i+1 в следующий, старший разряд.

Таким образом, закон функционирования одноразрядного сумматора задаётся следующей таблицей истинности: Р₀ а b S P₁ По таблице истинности можно составить соответствующие 0 0 0 0 0 ФАЛ: 0 1 0 1 0 S = abP₀  abP₀  abP₀  abP₀, P₁ = abP₀  abP₀  abP₀  abP₀. 0 0 1 1 0 Используя различные варианты преобразования этих ФАЛ, 0 1 1 0 1 можно построить большое число схем сумматоров. 1 0 0 1 0 Например, преобразуем данные ФАЛ следующим образом: 1 1 0 0 1 S = P₀(a  b)  P₀(a  b) = a  b  P₀, P₁ = ab  P₀(a  b). 1 0 1 0 1 Тогда схема сумматора будет состоять из двух сумматоров по 1 1 1 1 1 по модулю два, двух элементов И и одного элемента ИЛИ.

Если в этих выражениях положить Р₀ = 0, то получим ФАЛ, описыва-ющие одноразрядный полусумматор: S = a  b, P₁ = ab, т.е. сумматор

без входа переноса из соседнего младшего разряда.

Условное графическое обозначение покажем на примере одноразрядных

a SM S a HS S сумматора и полусумматора:

b P₀ P₁ b P₁ При сложении многоразрядных чисел полусумматоры используются только для сложения цифр их младших разрядов.

В интегральном исполнении полусумматоры не выпускаются, поскольку легко реализуются на сумматорах путём соединения входа Р₀ с "землёй".

В виде микросхем выпускаются одно-, двух- и четырёхразрядные сумматоры. В маркировке микросхем сумматоров используются буквы ИМ, например, К155ИМ3.

Построение многоразрядных сумматоров реализуется путём соединения выхода переноса сумматора младших разрядов со входом переноса сумматора

P₀ SM P₁ P₀ SM P₁ ... старших разрядов:

a₀ a a

b₀ b S b S Такая организация переноса

называется последовательным

s₀ a₁ b₁ s₁ ... переносом.

При этом результат в старшем разряде сумма тора обеспечивается только после завершения распространения переноса по всем разрядам. В результате снижается быстродействие многоразрядного сумматора.

Поэтому иногда организуется параллельный перенос.

Идея метода следует из таблицы истинности для одноразрядного сумматора: перенос в следующий разряд зависит от результата переноса из предыдущего разряда только тогда, когда один из сигналов a_i и b_i равен единице.

Для организации параллельного переноса в каждом одноразрядном сумматоре дополнительно формируются два сигнала:

образование переноса g_i+1 = a_ib_i и распространение переноса h_i+1 = a_i  b_i.

Тогда перенос в следующий разряд формируется с использованием специальной схемы ускоренного переноса, которая обрабатывает сигналы g и h по следующему правилу:

P_i+1 = g_i+1  h_i+1g_i  h_i+1h_ig_i-1  ...  h_ih_i-1...h₀P₀.

При организации параллельного переноса используются дополнительные логические элементы, что усложняет схему многоразрядного сумматора. Но зато достигается выигрыш в быстродействии.

Арифметическо-логические устройства (АЛУ). АЛУ называется КЦУ, обеспечивающее выполнение арифметических и логических операций над кодовыми словами.

Кодовые слова в этом случае называются операндами. Операнд - это любое число, участвующее в некоторой операции.

Арифметические операции, выполняемые АЛУ, часто ограничиваются сложением и вычитанием, поскольку они имеют как самостоятельное значение, так и лежат в основе операций умножения и деления, соответственно.

У словное графическое обозначение покажем на примере четырёхразрядного АЛУ: Входы и выходы имеют следующее функциональное Р₀ ALU назначение:

A₀ Р₀ - вход переноса из АЛУ младших разрядов. Ис- B₀ P пользуется при наращивании разрядности обрабатывае-

A₁ G мых операндов;

B₁ C_n А, В - входы операндов А и В;

A₂ A= S - вход кода операции;

B₂ B М - вход признака операций (арифметические или ло-

A₃ гические операции);

B₃ F₀ Р, G - Выходы распространения и образования пе-

S₀ F₁ реноса, соответственно. Используются при организации

S₁ F₂ параллельного переноса - подключаются к схеме уско-

S₂ F₃ ренного переноса;

S₃ С_n - выход переноса. Используется при наращивании

M разрядности обрабатываемых операндов, а также как

знак результата при их вычитании;

А=В - выход признака (флага) равенства операндов;

F - выход результата операции.

Следует отметить, что вход Р₀ и выходы Р, G, С_n используются только при выполнении арифметических операций. Причём операции вычитания выполняются в дополнительном коде.

АЛУ выпускаются в интегральном исполнении. В маркировке микросхем АЛУ используются буквы ИА или ИП, например, К155ИП3.

При наращивании разрядности АЛУ используются микросхемы, реализующие функцию ускоренного переноса. В маркировке таких микросхем используются буквы ИП, например, К564ИП4.

Условное графическое обозначение схемы ускоренного переноса (СУП) имеет вид:

Входы и выходы имеют следующее функциональное назначение:

G0 CRU G0...G3 - входы образования переноса;

G1 G_n+x P0...P3 - входы распространения переноса;

G2 G_n+y С₀ - вход переноса;

G3 G_n+z G_n+x...G_n+z - выходы образования переноса;

P0 G_b, P_b - выходы группового образования и расп-

P1 ространения переноса, соответственно.

P2 G_b

P3 P_b Схема организации 16-разрядного АЛУ на ба-

C₀ зе 4-разрядного АЛУ с использованием СУП по-

казана на рисунке.

АЛУ Р Р3 СУП Вход переноса Р₀ АЛУ младших разрядов

P₀ G G3 соединяется с аналогичным входом СУП и явля-

G_n+z тся входом переноса 16-разрядного АЛУ.

. . G_b Выходы G_n+x, G_n+y и G_n+z соединяются с вхо-

. . дами переноса соответствующих АЛУ старших

. . P_b разрядов.

АЛУ P P0 Выходы группового переноса используются

P₀ G G0 при дальнейшем наращивании разрядности и по

C₀ функциональному назначению аналогичны

выходам P и G АЛУ.

Рассмотренная СУП способна обеспечить ускоренный перенос четырём сумматорам, а при использовании выходов группового переноса и большему их числу.

Преобразователи кодов.

В цифровых системах для представления информации используются самые различные коды.

Для перевода в цифровых устройствах чисел из десятичной системы в двоичную и обратно удобен двоично-десятичный код 8421. При использовании этого кода каждая цифра десятичного числа представляется в двоичной форме и изображается соответствующим 4-разрядным двоичным числом.

Код 8421 является естественным представлением десятичных чисел в двоичной системе.

В коде 2 из 5 все кодовые комбинации содержат только две единицы. Это свойство используется для обнаружения ошибочных комбинаций.

Существует большой класс кодов, позволяющих не только обнаруживать, но и исправлять ошибки, вызванные различными помехами.

Устройства, преобразующие слова одной кодовой системы в слова другой кодовой системы, называются преобразователями кодов.

Условное графическое обозначение преобразователей кодов имеет вид:

x ₁ X/Y y₁ В виде интегральных микросхем выпускаются преоб-

x₂ y₂ разователи двоично-десятичного кода в двоичный и обрат-

. . но.

. . В маркировке этих микросхем используются бук-

x_n y_m вы ПР, например, К155ПР6.

В общем случае преобразователь n-разрядного кода в m-разрядный реализуется либо на основе типовых КЦУ, либо с помощью программируемой логической матрицы (ПЛМ).

ПЛМ - это универсальная комбинационная схема, обеспечивающая преобразование входного n-разрядного кода в выходной m-разрядный код.

ПЛМ составляет основу микросхемы преобразователя конкретного кода.

Для иллюстрации основных принципов построения ПЛМ будем использовать следующую структуру:

I Основой ПЛМ является набор х₁ 1 1 нескольких уровней логических х₂ 1 1 элементов заданного базиса. ... M1 Между уровнями элементов х_n 1 1 вводятся матрицы линий М1 и М2,

... ... ... на пересечении которых при прог- II & & ... & раммировании в нужных местах & выполняются электрические сое- y₁ динения. Это делается либо на этапе из- & y₂ готовления ПЛМ, либо пользова- телем. M2 В последнем случае пересече- ния линий матриц выполняются & y_m в виде плавких перемычек или p- n-перехода: III

Р ассматриваемая ПЛМ обеспечивает преобразование входного кода в соответствии с ФАЛ, представленными в СДНФ.

Элементы первого уровня используются для получения прямых и инверсных значений входных сигналов, а также обеспечивают минимальную нагрузку генератора кода.

Элементы третьего уровня совместно с матрицей М2 обеспечивают требуемое число членов в каждой из ФАЛ у₁, у₂, ..., у_m, а элементы второго уровня совместно с матрицей М1 - структуру членов отдельной ФАЛ.

Необходимые для этого электрические соединения устанавливаются (если программирование возложено на пользователя) в результате разрушения излишних контактов путём пережигания соответствующих плавких перемычек или восстановлением контактов путём сплавления p-n-пере-ходов под действие высокого напряжения.

ПЛМ применяются не только для преобразования кодов, но и для построения различных устройств управления.