4.3. Статические озу.

Накопитель статических ОЗУ имеет матричную структуру.

Запоминающий элемент накопителя представляет собой RS-триггер, построенный на многоэмиттерных транзисторах: РЛ +5В

Разрешающий сигнал по адресным ли-

ниям (уровень логической 1) определяет

факт обращения к запоминающему элемен-

VT2 Упр. ту с целью записи или считывания.

VT1

АЛ Х При записи информационным входом

АЛ Y является разрядная линия (РЛ), а на управляющий вход подаётся сигнал, инверсный информационному.

Таким образом, при записи 1 открыт второй транзистор, а 0 – первый.

В режиме хранения (на адресных линиях уровень логического 0) эмиттерный ток открытого транзистора замыкается на землю через адресный эмиттер.

При считывании на управляющий вход подаётся уровень между 0 и 1 (1 – 1,5 В) и величина тока в разрядной линии определяет состояние триггера. Меньшее значение тока соответствует единичному состоянию, а большее – нулевому.

Статические ОЗУ имеют следующее условное графическое обозначение:

А ₁ RAM Символами А_i помечены адресные входы, исполь-

А₂ зуемые для выбора запоминающего элемента нако-

пителя;

А _n DO символом W/R – вход выбора режима (write/read

W/R - запись/чтение);

C S символом CS – вход выбора кристалла (подобен

DI стробирующему входу КЦУ);

символом DI – информационный вход (input), а DO – выход (output).

Микросхема статического ОЗУ имеет следующую структуру:

Структура микросхемы включает накопитель (НК), дешифраторы кода адреса строк Х и столбцов Y, усилители записи (УЗ) и считывания (УС), уст- ройство управ- n DCX 2ⁿ УС ления (УУ).

НК DO

2 n CS CS W/R Режим A УУ 1  Хран.

n DCY 2ⁿ DI W/R 0 1 Счит.

УЗ 0 0 Запись

Устройство управления задаёт режимы работы ОЗУ в соответствии с комбинацией сигналов CS и W/R:

В режиме хранения УЗ блокирован, а выходы УС и одного из дешифраторов установлены в третье состояние.

В результате разрушена связь накопителя с входом и выходом, что исключает возможность случайного искажения хранимой информации.

Разряды адресной шины А разделяются на две группы, одна из которых определяет номер строки, а другая – номер столбца накопителя.

Дешифраторы DCX и DCY формируют разрешающие сигналы по одной строке и одному столбцу накопителя, определяя адресованный запоминающий элемент.

В режиме записи открывается УЗ и бит информации со входа DI записывается в выбранный запоминающий элемент.

При этом выход УС остаётся в третьем состоянии.

В режиме считывания бит информации через УС поступает на выход ОЗУ. При этом УЗ остаётся заблокированным.

В о времени сигналы распределяются следующим образом: А t Сигнал CS должен по- W/R даваться с задержкой от- t носительно адресного сиг- T_{Ц ОБР.} нала. CS Тем самым устраняет- t ся возможность ложного DO обращения к накопителю t при смене адреса. DI К моменту подачи t сигнала CS должны быть установлены сигналы на всех остальных входах ОЗУ.

В режиме считывания содержимое адресуемого запоминающего элемента формируется на выходе ОЗУ с некоторой задержкой. Задержка имеет место и при переключении выхода ОЗУ в третье состояние после снятия сигнала CS.

Эти задержки связаны с процессами включения и выключения выходных цепей.

Цикл обращения определяется сигналом CS.

Ёмкость статических ОЗУ не превышает 64 Кбит, а время цикла обращения – четырёх мкс. Потребляемая мощность, за редким исключением, не бывает больше 0,6Вт.