
- •1. Математическая и логическая основа вт
- •Проблема представления информации.
- •Системы счисления, используемые в цифровой технике.
- •1.3. Формы представления двоичных чисел.
- •1.4. Арифметические операции над числами с фиксированной точкой.
- •1.6.Логическая основа вт. Элементарные фал и их техническая реализация.
- •2. Комбинационные цифровые устройства (кцу).
- •2.1. Последовательность синтеза кцу.
- •2.2. Табличный и скобочный способы задания кцу.
- •2.5. Основные законы и тождества алгебры логики.
- •Минимизация фал.
- •2.7. Базисы и минимальные базисы.
- •1 Вариант - обычный каскад.
- •2 Вариант - каскад с открытым коллектором.
- •3 Вариант - каскад с открытым эмиттером.
- •4 Вариант - каскад с тремя состояниями.
- •3. Последовательностные цифровые устройства (пцу).
- •3.1. Понятие пцу.
- •1 Этап. Определение минимального числа состояний, позволяющих построить устойчивый автомат, соответствующий поставленным условиям работы.
- •Переход к динамическому способу управления;
- •Увеличение числа состояний автомата, т.Е. Числа триггеров зу.
- •2 Этап. Определение количества и типа триггеров зу.
- •3 Этап. Определение функций переходов и синтез кцу1.
- •Лекция 11 d rg 1 Циклический сдвиг организуется путём соединения выхо-
- •Двоичные счётчики.
- •C t tt t tt t tt c ct2 1 q1 графическое
- •Счётчики с произвольным модулем счёта.
- •Полупроводниковые запоминающие устройства.
- •4.1. Классификация и основные характеристики зу.
- •4.2. Организация накопителя зу.
- •4.3. Статические озу.
- •4.4. Динамические озу.
- •4.6. Построение памяти заданной структуры.
- •4.7. Стековая память.
- •Преобразователи сигналов.
- •6.1. Принципы построения цап.
- •Согласующее
- •6.2. Основные параметры цап.
- •6.3. Аналого-цифровые преобразователи.
- •6.4. Основные параметры ацп.
- •7. Принципы управления микропроцессора.
- •7.1. Классификация микропроцессоров.
- •7.2. Декомпозиция мп.
- •7 .3. Принцип аппаратного управления ("жёсткой" логики).
- •7.4. Принцип микропрограммного управления (гибкой логики).
- •7.5. Способы формирования сигналов управления
- •Код номера
- •7.6. Операционное устройство мп.
- •7.7. Обобщённая структурная схема мп.
- •8. Элементы архитектуры мп.
- •8.1. Структура команд.
- •Необходимость иметь большее число разрядов для представления адресов и кода операции приводит к недопустимо большой длине трёхадресной команды;
- •Часто в качестве операндов используются результаты предыдущих операций, хранимых в регистрах мп. В этом случае трёхадресный формат используется неэффективно.
- •8.2. Способы адресации, основанные на прямом использовании кода команды.
- •Номера реги- стров
- •Число 4527
- •Адрес 1765
- •8.3. Способы адресации, основанные на преобразовании кода команды.
- •8.4. Понятие вектора состояния мп.
- •8.5. Понятие системы прерывания программ.
- •8.6. Характеристики системы прерывания.
- •8.7. Способы организации приоритетного обслуживания запросов прерывания.
- •Счётчик
- •Счётчик
- •Компаратор
- •Код маски
- •8.8. Процесс выполнения команд. Рабочий цикл мп.
- •8.9. Конвейерная обработка команд и данных.
- •8.10. Особенности risc-архитектуры.
- •Усложнение процессора делает более трудным или даже невыполнимым реализацию его на одном кристалле, что могло бы облегчить достижение высокой производительности.
- •Регистры глобальных переменных
- •Регистр адреса
- •Цепи данных
- •Интерфейс пу
- •Канал ввода-вывода
- •Канал ввода-вывода
- •1. Организация цепочки данных.
- •9.4. Интерфейсы периферийных устройств.
- •Данные от процессора
- •Данные в процессор
- •Регистр передатчика очищен
- •Регистр приёмника заполнен
4.2. Организация накопителя зу.
Накопитель является основной частью ЗУ. Состоит он из отдельных запоминающих элементов, число которых равно числу бит хранимой информации.
У каждого запоминающего элемента имеется определённый номер (адрес), который должен быть указан при каждом обращении к ЗУ.
Таким образом, в полупроводниковых ЗУ используется адресный принцип хранения информации.
К накопителю запоминающий элемент подключается с помощью адресных и разрядных линий (проводников).
Адресные линии используются для выделения одного или совокупности запоминающих элементов, которым устанавливается режим считывания или записи.
По разрядным линиям передаётся записываемая или считываемая информация.
В современных ЗУ функции записи и считывания совмещаются на одной разрядной линии.
При построении накопителей используются в основном два способа объединения запоминающих элементов – словарный и матричный.
Словарная организация предусматривает одновременное обращение к нескольким находящимся в строке запоминающим элементам (к одному слову).
ЛЕКЦИЯ 13
Структура накопителя со словарной организацией имеет вид:
РЛ РЛ РЛ Адрес выбираемой строки
определяется подачей
разреша-
ЗЭ11
ЗЭ12
… ЗЭ1n
ющего сигнала на соответству-
ющую адресную линию.
ЗЭ21
ЗЭ22
… ЗЭ2n
Выделение отдельного за-
поминающего элемента выб-
ранной строки осуществляется
ЗЭm1 ЗЭm2 … ЗЭmn разрядными линиями.
В накопителе матричного
Разрядная линия типа обеспечивается обраще-
ние к каждому запоминающе-
му элементу независимо от
ЗЭ11 ЗЭ12 ЗЭ1n других.
Структура накопителя с та-
кой организацией имеет вид:
Выбор нужного запомина-
ющего элемента задаётся пе-
ресечением соответствующих
адресных линий по координа-
там X и Y, на которые поданы
разрешающие сигналы.
Адресные
линии Y
РЛK
…РЛ1
Путём наслаивания одноразрядных нако- пителей формируется К-разрядный накопи- тель: АЛ Х
С
оответствующие
адресные линии (АЛ)
АЛ Y
одноразрядных накопителей соединяются
параллельно. В результате образуется
mn
К-разрядных ячеек.