
- •1. Математическая и логическая основа вт
- •Проблема представления информации.
- •Системы счисления, используемые в цифровой технике.
- •1.3. Формы представления двоичных чисел.
- •1.4. Арифметические операции над числами с фиксированной точкой.
- •1.6.Логическая основа вт. Элементарные фал и их техническая реализация.
- •2. Комбинационные цифровые устройства (кцу).
- •2.1. Последовательность синтеза кцу.
- •2.2. Табличный и скобочный способы задания кцу.
- •2.5. Основные законы и тождества алгебры логики.
- •Минимизация фал.
- •2.7. Базисы и минимальные базисы.
- •1 Вариант - обычный каскад.
- •2 Вариант - каскад с открытым коллектором.
- •3 Вариант - каскад с открытым эмиттером.
- •4 Вариант - каскад с тремя состояниями.
- •3. Последовательностные цифровые устройства (пцу).
- •3.1. Понятие пцу.
- •1 Этап. Определение минимального числа состояний, позволяющих построить устойчивый автомат, соответствующий поставленным условиям работы.
- •Переход к динамическому способу управления;
- •Увеличение числа состояний автомата, т.Е. Числа триггеров зу.
- •2 Этап. Определение количества и типа триггеров зу.
- •3 Этап. Определение функций переходов и синтез кцу1.
- •Лекция 11 d rg 1 Циклический сдвиг организуется путём соединения выхо-
- •Двоичные счётчики.
- •C t tt t tt t tt c ct2 1 q1 графическое
- •Счётчики с произвольным модулем счёта.
- •Полупроводниковые запоминающие устройства.
- •4.1. Классификация и основные характеристики зу.
- •4.2. Организация накопителя зу.
- •4.3. Статические озу.
- •4.4. Динамические озу.
- •4.6. Построение памяти заданной структуры.
- •4.7. Стековая память.
- •Преобразователи сигналов.
- •6.1. Принципы построения цап.
- •Согласующее
- •6.2. Основные параметры цап.
- •6.3. Аналого-цифровые преобразователи.
- •6.4. Основные параметры ацп.
- •7. Принципы управления микропроцессора.
- •7.1. Классификация микропроцессоров.
- •7.2. Декомпозиция мп.
- •7 .3. Принцип аппаратного управления ("жёсткой" логики).
- •7.4. Принцип микропрограммного управления (гибкой логики).
- •7.5. Способы формирования сигналов управления
- •Код номера
- •7.6. Операционное устройство мп.
- •7.7. Обобщённая структурная схема мп.
- •8. Элементы архитектуры мп.
- •8.1. Структура команд.
- •Необходимость иметь большее число разрядов для представления адресов и кода операции приводит к недопустимо большой длине трёхадресной команды;
- •Часто в качестве операндов используются результаты предыдущих операций, хранимых в регистрах мп. В этом случае трёхадресный формат используется неэффективно.
- •8.2. Способы адресации, основанные на прямом использовании кода команды.
- •Номера реги- стров
- •Число 4527
- •Адрес 1765
- •8.3. Способы адресации, основанные на преобразовании кода команды.
- •8.4. Понятие вектора состояния мп.
- •8.5. Понятие системы прерывания программ.
- •8.6. Характеристики системы прерывания.
- •8.7. Способы организации приоритетного обслуживания запросов прерывания.
- •Счётчик
- •Счётчик
- •Компаратор
- •Код маски
- •8.8. Процесс выполнения команд. Рабочий цикл мп.
- •8.9. Конвейерная обработка команд и данных.
- •8.10. Особенности risc-архитектуры.
- •Усложнение процессора делает более трудным или даже невыполнимым реализацию его на одном кристалле, что могло бы облегчить достижение высокой производительности.
- •Регистры глобальных переменных
- •Регистр адреса
- •Цепи данных
- •Интерфейс пу
- •Канал ввода-вывода
- •Канал ввода-вывода
- •1. Организация цепочки данных.
- •9.4. Интерфейсы периферийных устройств.
- •Данные от процессора
- •Данные в процессор
- •Регистр передатчика очищен
- •Регистр приёмника заполнен
Счётчики с произвольным модулем счёта.
На практике бывает потребность в построении счётчиков по модулю, мень-шего максимального, т.е. < 2n. Такие счётчики строятся на основе двоичных счётчиков.
При
использовании суммирующего
0
1 КС-1
2n-1
счётчика последовательность чисел
на
выходе счётчика по модулю КС
совпадает с двоичной от 0 до КС-1,
после чего следует начальное состояние
и цикл счёта повторяется.
При использовании
вычитающе-
2
n-1
2n-2
2n-Kc+1
0 го счётчика выходная
последова-тельность чисел совпадает с
двоичной от 2n-1
до 2n-КС+1.
Таким образом, в любом случае необходимо исключить "лишние" состо-яния счётчика путём замены на начальное в первом случае КС-е состояние, а во втором случае – состояние 2n-КС.
Отсюда напрашивается следующая схема построения счётчика по модулю КС на основе суммирующего и вычитающего счётчика:
С
СТ2 СО C
CT2
СО В
момент выявления
Q КС z Q 2n-KC z требуемого состояния
R S двоичного счётчика
схема обнаружения (СО) вырабатывает сигнал z его установки в начальное состояние.
Очевидно, что СО реализует функцию конституенты нуля или единицы относительно требуемого состояния счётчика.
При этом в общем случае (отсутствие нужных входов принудительной установки) необходимо учитывать все разряды соответствующего числа на выходе счётчика.
ЛЕКЦИЯ 12
Например, требуется построить счётчик по модулю 10 на основе суммирующего счётчика. Активным сигналом по его R-входу является 1.
Для
решения задачи необходим
log210
=
4-разрядный счётчик. При этом СО должна
реализовывать ФАЛ: z
=
.
Однако при наличии нужных входов принудительной установки для выявления требуемого состояния счётчика достаточно учитывать только единичные или только нулевые позиции соответствующего двоичного числа.
Основанием для этого является следующее свойство двоичных чисел: каждое последующее число отличается от всех предыдущих расположением единиц или, что то же самое, нулей.
Так, при использовании суммирующего счётчика с входом R достаточно учитывать только единичные позиции числа КС. В противном случае счётчик никогда не выйдет из начального, нулевого, состояния.
Тогда ФАЛ, описывающая СО последнего примера, примет вид: z = x3x1.
При использовании вычитающего счётчика с входом S достаточно учитывать только нулевые позиции числа 2n – КС, поскольку в противном случае счётчик никогда не выйдет из начального, единичного, состояния.
Счётчики с произвольным модулем счёта являются основой делителей частоты.
Первый вариант реализуется, например, на реверсивном счётчике:
Исходное состояние задаётся кодом по информационным входам D (2n-КС в режиме суммирования или КС в режиме вычитания). Установка счётчика в это состояние (цикл счёта) организуется соединением входа управления предварительной установкой (входа L) с выходом переноса или займа в зависимости от выбранного направления счёта.
D1 CT2 1 N Второй вариант
D2
2
предполагает ис-
D3 4 С СТ2 Y ЦК z пользование циф-
D4
8 Q
Вых. рового компарато-
L
R
ра (ЦК).
+1 На входы ком-
-1 15 Вых. паратора подаётся выходной код счётчика и
R 0 опорный код, соответствующий коэффициен-
ту деления N.
При достижении счётчиком состояния, код которого равен опорному, компаратор формирует сигнал сброса счётчика в нулевое состояние.
Один из вариантов построения цифрового компаратора при единичном значении сигнала сброса описывается ФАЛ: z = (y1n1)(y2n2)…(ymnm), где m – число разрядов счётчика.