3. Последовательностные цифровые устройства (пцу).

3.1. Понятие пцу.

Цифровое устройство называется последовательностным, если его выходное слово определяется как текущим, так и предшествующими входными словами.

Предыстория поступления входных слов фиксируется в ПЦУ с помощью запоминающих элементов. Поэтому говорят, что ПЦУ обладает памятью.

В литературе ПЦУ называют также цифровыми автоматами, автоматами с памятью или конечными автоматами, подчёркивая ограниченность памяти ПЦУ.

ПЦУ работают, как правило, циклами. Цикл состоит из нескольких тактов. В каждом такте под воздействием входного слова ПЦУ переходит из одного состояния в другое и выдаёт выходное слово.

Цикл заканчивается возвращением ПЦУ в исходное, начальное, состо- яние.

Под состоянием ПЦУ понимается состояние его памяти, т.е. хранимые в ней слова.

ЛЕКЦИЯ 8

Структура ПЦУ в об-

а₁ q₁ щем случае имеет вид: _­ ЗЭ₁

у₁ ПЦУ содержит запо- КЦУ1 а_К q_K КЦУ2 минающее устройство ЗЭ_К (ЗУ), состоящее из К за- x₁ у_m поминающих элементов ЗУ ЗЭ₁-ЗЭ_К, и двух КЦУ. x_n Состояния запоми- нающих элементов определяют состояние Q ПЦУ.

КЦУ1 в зависимости от входного слова Х и состояния Q ПЦУ вырабатывает сигналы а₁-а_К управления памятью. Эти сигналы определяют состояние ПЦУ, в которое он перейдёт с началом следующего такта.

КЦУ2 в зависимости от входного слова и состояния ПЦУ вырабатывает выходное слово Y.

Таким образом, ПЦУ задаётся двумя системами логических функций:

функций переходов Q^t+1 = f(X^t, Q^t) и функций выходов Y^t = (X^t, Q^t), где индекс t соответствует текущему такту, а (t+1) - следующему.

ПЦУ рассмотренной структуры называется автоматом Мили.

Если связь КЦУ2 с входным словом отсутствует, т.е. функции выходов имеют вид Y^t = (Q^t), то такое ПЦУ называется автоматом Мура.

Автомат Мура по свойствам не отличается от автомата Мили, но имеет более простую структуру. Поэтому на практике в качестве модели ПЦУ часто выбирают автомат Мура. В дальнейшем будет предполагаться именно эта модель ПЦУ.

Функции переходов определяют состояние ПЦУ в следующем такте и позволяют синтезировать КЦУ1.

Эти функции удобно задавать в виде таблицы переходов:

№	Вх. слово			Сост. ЗЭ			Упр. сиг.
сост.	хn	...	х1	qk	...	q1	ак	...	а1
Q0
. . .

Таблица заполняется, начиная с начального состояния Q₀, соответствующего нулевому такту.

В каждой строке записываются значения входных сигналов и выходов ЗЭ, соответствующие текущему такту. Значения же управляющих сигналов должны быть такими, чтобы обеспечить переход ПЦУ в следующее состояние.

Функции выходов определяют выходное слово текущего такта и позволяют синтезировать КЦУ2. Эти функции удобно задавать в виде таб-

№	Сост. ЗЭ			Вых. сиг.
сост.	qk	...	q1	ym	...	y1
Q0
. . .

лицы выходов.

В каждой строке записываются значения выходов ЗЭ и выходных сигналов ПЦУ текущего такта.

В качестве запоминающих элементов ПЦУ обычно используются триггеры. 3.2. Понятие триггера.

Триггером называется устройство, которое может находиться в одном из двух устойчивых состояний и переходить из одного состояния в другое под воздействием входного сигнала.

Таким образом, как элемент памяти триггер может хранить один бит информации - 0 или 1.

Д ля удобства использования триггеры имею два выхода: прямой Q и инверсный Q.

Состояние триггера обычно определяют сигналом на его прямом выходе. Так, Q = 1 (Q = 0) означает, что триггер находится в состоянии 1, а Q = 0 (Q = 1) - в состоянии нуля.

Входы триггера разделяются на информационные и управляющие.

Сигналы, поступающие на информационные входы, управляют состоянием триггера. Эти входы принято обозначать буквами J, K, D.

Управляющие сигналы используются для предварительной установки триггера в требуемое состояние и синхронизации. Их принято обозначать буквами C, V, T.

Входы, обозначаемые буквами R и S, в зависимости от типа триггера могут быть как информационными, так и управляющими.

По способу приёма информации триггеры подразделяются на асинхронные и синхронные.

Асинхронные триггеры реагируют на информационные сигналы в момент их появления на входах триггера.

Синхронные триггеры реагируют на информационные сигналы только при наличии разрешающего сигнала на управляющем входе С, называемым входом синхронизации.

Синхронные триггеры могут быть со статическим или динамическим уп-равлением по входу С.

При статическом управлении разрешающим является уровень логической 1 (прямой С-вход) или логического нуля (инверсный С-вход).

При динамическом управлении разрешающим является фронт (пря-мой С-вход) или срез (инверсный С-вход) синхроимпульса.

S T Q В общей форме условное графическое триггера имеет вид:

x₂ Правое поле помечается одной или двумя буквами Т,

C обозначающими соответственно, одноступенчатый (одна

x₁ Q ступень запоминания информации) или двухступенчатый R (две ступени запоминания) триггер. Левое поле может разделяться на асинхронную и синхронную части. В первой из этих частей проставляются символы входов предварительной установки триггера в 1 (S-вход) и 0 (R-вход). При этом кружком отображается нулевое активное значение управляющего сигнала.

В синхронной части на местах х₁ и х₂ проставляются символы информационных входов в соответствии с типом триггера.

Кроме того, указывается значение разрешающего сигнала по С-входу.

При статическом управлении инверсный С-вход изображается кружком, а прямой - отсутствием кружка.

При динамическом управлении прямой С-

С С вход изображается прямой косой или стрелкой, С С

направленной вправо, а инверсный - обратной косой или стрелкой, направленной влево.

Для асинхронного триггера левое поле изображается единым.

Сt	x1t	x2t	Qt+1

Для полного описания триггера достаточно задать его структурную схему из базовых логических элементов и закон функционирования в виде таблицы переходов.

Основной способ построения триггеров - использование обратных связей. Именно за счёт них обеспечивается возможность запоминания.

По функциональным возможностям различают следующие типы триг-геров:

• с раздельной установкой состояний 0 и 1 (RS-триггер);

• с приёмом информации по одному входу D (D-триггер);

• универсальный с информационными входами J и K (JK-триггер);

• со счётным входом Т (Т-триггер).

Далее рассмотрим каждый из этих типов триггеров.

3.3. RS-триггеры.

В интегральном исполнении выпускаются как асинхронные, так и синхронные RS-триггеры, причём в одной микросхеме может быть несколько триггеров.

В маркировке микросхем RS-триггеров используются буквы ТР, например, К155ТР2.

Асинхронные триггеры имеют два информационных входа S и R. Асинхронный RS-триггер может быть построен на элементах ИЛИ-НЕ:

R 1 Q Условное графическое S^t R^t Q^t+1 Режим

S T Q обозначение такого триг- 0 0 Q^t Хран.

гера имеет вид: 1 0 1 Уст. 1

S 1 Q R Q Закон функционирова- 0 1 0 Уст.

ния описывается табли- 1 1 Запр.

цей переходов:

Поскольку активным значением информационного сигнала является 1, то RS-триггер на элементах ИЛИ-НЕ называется триггером с прямыми входами.

Как видно из таблицы переходов, активный сигнал на входе S соответствует режиму установки 1. По этой причине вход любого триггера, обозначенный буквой S, называется входом установки 1.

По аналогичной причине вход любого триггера, обозначенный буквой R, называется входом установки 0.

Комбинация двух нулей на входе не меняет состояния триггера, а комбинация двух единиц устанавливает оба его выхода в нулевое состояние. Если триггер используется в качестве запоминающего элемента, то в последнем случае не ясно, какой бит информации (0 или 1) записывается в триггер. Поэтому комбинация двух единиц на входе такого RS-триггера называется запрещённой (в информационном смысле).

Асинхронный RS-триггер может быть построен и на элементах И-НЕ:

Условное графическое обозначение такого триггера имеет вид:

Закон функционирования описывается следующей таблицей переходов:

S & Q S^t R^t Q^t+1 Режим Здесь актив-

S T Q 1 1 Q^t Хран. ным значением

0 1 1 Уст. 1 информацион-

R & Q R Q 1 0 0 Уст. 0 ного сигнала яв-

0 0 Запр. ляется 0. Поэто- му RS-триггер на элементах И-НЕ называется триггером с инверсными входами.

Как видно из таблицы переходов, у такого триггера комбинация двух нулей на входе является запрещённой, а двух единиц - нейтральной.

Быстродействие асинхронных RS-триггеров определяется суммой:

t_ЗД = 2t_Э , где t_Э - задержка каждого из логических элементов триггера.

Синхронные RS-триггеры строятся на логических элементах И-НЕ, ИЛИ-НЕ, а также на их сочетаниях.

Так, схема синхронного RS-триггера со статическим управлением на элементах И-НЕ имеет вид:

Триггер имеет дополнительный вход С, на кото-

S & & Q рый поступают синхронизирующие (тактовые) сиг-

налы.

C & & Q При С=0 входные логические элементы блоки-

R рованы, т.е. их выходы находятся в состоянии ло- гической 1 независимо от сигналов на R и S входах. В результате для асинхронного RS-триггера обеспечивается режим хранения.

При С=1 входные элементы открыты для передачи информационных сигналов R и S на входы асинхронного RS-триггера. Следовательно, в этом случае синхронный триггер работает по правилам асинхронного триггера.

S T Q Легко видеть, что активным значением информационных

C сигналов такого синхронного триггера является 1. Поэтому

R Q условно он изображается следующим образом:

Время задержки рассмотренного триггера равна t_ЗД = 3t_Э.

Тогда длительность импульса (уровня логической 1) на входе С должна быть не меньше этого времени: t_И  3t_Э.

Длительность паузы (уровня логического 0) на входе С должна быть достаточной для переключения входных элементов триггера: t_П  t_Э.

Следовательно, минимальный период повторения синхросигналов на входе С равен 4t_Э, а наибольшая их частота f_T = 1/4t_Э. 1 3 Для получения RS-триггера с динамичес- & & Q1 ким управлением достаточно построить сле- S S T Q дующую схему: C 2 4 При С=0 оба выхода первого RS-триг- R & & R Q гера (элементы 3 и 4) установлены в 1. Q1 Тем самым второму RS-триггеру обеспе- чивается режим хранения. C t Рассмотрим динамику переключения триггера.

S Пусть к моменту изменения синхросигнала из 0 t в 1 на информационных входах установлены сигна- R лы: S=1, R=0. t Следовательно, на выходе первого логического Q1 элемента образован 0, а на выходе второго - 1. t Тогда при смене уровня на входе С с 0 на 1 на Q1 выходе элемента 4 образуется 0. t В результате второй RS-триггер устанавливает- Q ся в нулевое состояние и блокируется элемент 2, ли- t шая первый триггер возможности переключения при изменении информационных сигналов.

Аналогичные процессы будут происходить и при S=0, R=1 с той лишь разницей, что второй RS-триггер установится в единичное состояние.

Таким образом, первый, а, следовательно, и второй триггеры не воспринимают никаких изменений сигналов на входах S и R, пока на входе С

S T Q вновь не сформируется фронт синхроимпульса.

C Отсюда условное графическое изображение рас-

R Q смотренного триггера будет иметь вид:

1 1 S T Q Аналогично можно

S S T Q C построить схему динами-

C R Q ческого RS-триггера на

R 1 1 R Q элементах ИЛИ-НЕ.

У такого триггера информационные сигналы имеют активное значение 1, а управляющий - срез импульса.

Следует отметить, что у синхронных RS-триггеров также имеет место запрещённая комбинация информационных сигналов.

ЛЕКЦИЯ 9

3.4. D-триггеры.

D-триггер имеет один информационный вход (D-вход) и вход синхронизации С.

В интегральном исполнении D-триггеры выпускаются со статическим и динамическим управлением по входу С, причём в одной микросхеме бывает несколько триггеров.

В маркировке микросхем D-триггеров используются буквы ТМ, например, К155ТМ2.

D -триггеры со статическим управлением. D S T Q D T Q C^t D^t Q^t+1 Режим

C C 0  Q^t Хран.

1 R Q С Q 1 0 0 Зап. 0

1 1 1 Зап. 1

Схема статического D-триггера строится на основе синхронного RS-триг-гера со статическим управлением. Один из вариантов его схем имеет вид:

Условное графическое обозначение такого D-триггера:

Закон функционирования описывается таблицей переходов:

Из таблицы видно, что пока С=1 состояние триггера повторяет сигнал на входе D, а при С=0 сохраняется последнее из этих состояний.

D-триггеры с динамическим управлением.

Схема динамического D-триггера строится на основе синхронного RS-три-ггера с динамическим управлением. Один из вариантов его схем имеет вид:

C

& & t

S T Q D

t

D & & R Q Q

t

C Рассмотрим динамику работы такого триггера.

При С=0 оба выхода первого RS-триггера установлены в состояние 1, обеспечивая режим хранения второго RS-триггера и разрешая входным логическим элементам приём информации по входу D.

Если на входе D установлена 1, то на выходе верхнего входного логического элемента также образована 1 и по фронту синхроимпульса первый RS-триггер установится в состояние 0, а второй - в состояние 1.

Одновременно с этим блокируется верхний входной логический элемент, лишая первый RS-триггер возможности изменить своё состояние при изменении сигнала на D-входе.

Если же на D-входе был установлен 0, то 1 будет образована на выходе нижнего входного логического элемента и по фронту синхроимпульса первый RS-триггер установится в состояние 1, а второй - в состояние 0.

Одновременно с этим блокируется нижний входной логический элемент с той же целью. что и верхний.

С ^t D^t Q^t+1 Режим D T Q Таким образом, закон функциони-

0  Q^t Хран. рования такого триггера описывается

1  Q^t Хран. С Q следующей таблицей переходов:

0 0 Зап. 0 А его условное графическое обоз-

1 1 Зап. 1 начение имеет вид:

S T Q Интегральные D-триггеры нередко дополняются асинх-

D ронными входами R и S, используемыми для начальной

C установки триггера в требуемое состояние.

R Q При подаче активного сигнала на один из асинхрон-

ных входов D-триггер начинает работать по правилам асинхронного RS-триггера. Функции D-триггера возобновляются при снятии активных сигналов с асинхронных входов R и S.

3.5. Т-триггеры.

Т-триггеры имеют единственный вход (Т-вход), называемый счётным. Этот вход предназначен для приёма тактовых импульсов (синхроимпульсов).

В качестве элементов памяти эти триггеры не используются. Они предназначены для работы в режиме счёта.

Счётным называется режим, при котором триггер переключается в противоположное состояние с каждым тактом синхросигнала.

Рассмотрим счётныё режим на примере следующей схемы Т-триггера:

S T S T Q Триггер имеет двухступенчатую структуру,

Т С С две ступени запоминания.

R R Q Триггер первой ступени реагирует на

срез синхроимпульса, а триггер второй сту-

пени за счёт инвертора - на фронт синхро-

1 импульса.

Пусть триггер второй ступени находится в состоянии 1. Тогда триггер пер- Т вой ступени по срезу синхросигнала установит- t ся в состояние 0. Q1 Триггер второй ступени перепишет этот 0 t по фронту синхросигнала. Q1 В результате по срезу синхросигнала пер- t вый триггер установится в единичное состоя- Q ние, которое перепишется вторым триггером

t по фронту синхросигнала.

Далее этот процесс повторяется.

T ^t Q^t+1 Режим ТТ Q Таким образом, закон функциониро-

1 Q^t Хран. Т вания рассмотренного триггера описы-

0 Q^t Хран. Q вается следующей таблицей переходов:

Q^t Счёт А его условное графическое обозна-

чение имеет вид:

V TT Q Разновидностью Т-триггера является TV-триггер, имею-

щий следующее условное графическое обозначение:

T Q Сигнал по входу V либо разрешает триггеру счётный режим (V=1), либо переводит его в режим хранения последнего по времени состояния (V=0).

С Т Q В интегральном исполнении Т-триггеры не выпускаются,

поскольку легко могут быть получены на базе, например, D-

D Q триггера:

Действительно, для организации счётного режима необходимо в каждом такте на D-входе обеспечить сигнал, инверсный текущему состоянию D-триггера. Поскольку этот сигнал формируется на инверсном выходе триггера, то цель будет достигнута соединением его с входом D.

3.6. Универсальный JK-триггер.

JK-триггер имеет два информационных входа J и К и вход синхронизации С.

В интегральном исполнении JK-триггеры выпускаются с динамическим управлением по входу С, причём в одной микросхеме может быть несколько триггеров.

В маркировке микросхем JK-триггеров используются буквы ТВ, например, К155ТВ1.

J & &

J K-триггеры имеют S T S T Q

двухступенчатую структуру,

о дин из вариантов которой K & R & R Q

и меет вид: C

1

З акон функционирования такого триггера задаётся таблицей переходов: C^t J^t K^t Q^t+1 Режим Условно изображается следующим образом: 0   Q^t Хран. J TT Q 1   Q^t Хран. Как видно из таблицы переходов, ак- С 1 0 1 Уст. 1 тивный сигнал (1) на J-входе приводит к К Q 0 1 0 Уст. 0 переключению триггера в состояние 1, а 1 1 Q^t Счёт на К-входе - в состояние 0.

По этой причине вход J называют входом установки 1, а вход К - входом установки нуля.

Р ассмотрим динамику работы приведённого триггера. С При С=0 входы J и K заблокированы t и триггер первой ступени находится в J режиме хранения. t В то же время за счёт инвертора вхо- K ды триггера второй ступени открыты и t он воспринимает состояние триггера Q первой ступени. t

При С=1 логическая связь между триггерами первой и второй ступени разрушается, причём последний переходит в режим хранения.

Первый же открыт для приёма информации по входам J и К.

При этом если второй триггер установлен в нулевое состояние, то изменить его на противоположное может только сигнал на входе J. Поэтому вход К блокирован сигналом обратной связи.

Если в течении импульса синхросигнала на входе J образовалась 1, то триггер первой ступени установится в единичное состояние, которое перепишется триггером второй ступени по срезу синхросигнала.

После этого сигналом обратной связи будет блокирован вход J, поскольку соответствующий сигнал не может изменить состояние триггера.

В дальнейшем при С=1 и единицы на К-входе триггер первой ступени установится в нулевое состояние, которое по срезу синхросигнала перепишется триггером второй ступени.

J TT Q

C Таким образом, если на входах J и K постоянно обеспечить

K Q уровень логической единицы, то JK-триггер будет работать по

1 правилам Т-триггера.

Если же этот объединённый вход использовать для целей управления, то получится TV-триггер. D J TT Q На базе JK-триггера нетрудно построить и D-триггер: C C K Q Возможность построения на JK-триггере любого дру-

1 гого триггера отражена в его названии: универсальный

триггер.

Интегральные JK-триггеры дополняются асинхронными входами S и R, предназначенными для предварительной установки триггера в начальное состояние. Реагирует JK-триггер на эти входы также как и D-триггер.

Кроме того, интегральные триггеры бывают и с управлением по фронту синхросигнала. Отличие таких триггеров от рассмотренного лишь в том, что режим хранения будет при С=1, а приём информации триггером первой ступени при С=0.

3.7. Синтез ПЦУ.

Все этапы синтеза ПЦУ будем иллюстрировать на следующем примере:

построить устойчивый автомат Мура с одним входом Х и одним выходом Y, работающего по правилу:

Т.е. при Х=0 автомат должен сохранять выходной сигнал, а при Х=1 переключать выход в противоположное состояние.

Синтез ПЦУ проходит в четыре этапа.